1、第 1 页 共 14 页第十章半导体器件的静电损伤及防护半导体器件在制造/存储 /运输及装配过程中，仪器设备 /材料及操作者都很容易因摩擦而产生几千伏的静电电压。当器件与这些带电体接触时，带电体就会通过器件引出腿放电，引起器件失效。静电放电（ESD）损伤不仅对 MOS 器件很敏感，而且在双极器件和混合集成电路中同样存在 ESD 损伤问题。目前，国际上对 EDS 损伤及防护问题非常重视。从 80 年代初开始，由美国可靠性分析中心和罗姆航空发展中心联合发起，每年召开一次国际性的专题年会，交流 ESD 方面的研究成果。半导体器件的 ESD 损伤，在我国的电子工业中也十分严重。例如，对上海十多个器件厂
2、和仪器厂进行调查结果表明，平均有 4-10%的 MOS 器件因 ESD 损伤而失效，因 ESD失效造成的仪器返修损失更为可观。可见，对半导体器件的静电损伤及防护进行研究具有很大的现实意义。1* 静电的产生静电现象发现较早，但对它的研究却是近几十年来随着一些新技术的发展才开始大量进行的，有些问题至今仍没有完全解决，还有待进一步试验和研究。静电是同性束缚电荷的积累，这些电荷不能很快同异性电荷重新结合。两种物质互相摩擦是产生静电的主要方式，但不是唯一的方式。除摩擦以外，两种物质紧密接触后再分离/物质受压或破裂/物质发生电解以及物质受到其它带电体的感应等均可能产生静电。一摩擦起电正常物体的正负电荷相互
3、平衡（不带电） ，当电荷发生转移时物体上的正负电荷失去平衡，物体变成带电体。例如，两种物质紧密接触（间距小于 25*10-8cm） ，由于不同原子得失电子的能力不同以及不同原子的外层电子有不同能级，它们之间会发生电子转移；因此，接触界面两侧会出现大小相等/符号相反的两层电荷，当它们分离时就会产生静电。两种物质互相摩擦之所以产生静电，就是通过摩擦实现了它们多次接触分离的过程。但摩擦起电是一个比较复杂的过程，它还包括压电效应和热效应起电的过程。一般说压电效应产生的电荷密度是及小的，不足以引起人们的注意，但是某些高分子材料（如有机玻璃/聚乙烯/聚苯乙烯等）的压电效应是不可忽略的。摩擦起电还与摩擦材料
4、表面发生机械破碎有关。二感应起电导体或电介质处在静电场中均会感应起电。导体在静电场的作用下，表面不同部位将感应出不同电荷或者使导体表面上原有的电荷发生重新分布，引起带电。在电场中电介质会发生极化，极化后的电介质在电力线方向相对的两面出现大小相等而极性相反的束缚电荷，并成为新的电场源。当外部电场取消后，电解质上的束缚电荷将逐渐消失，最后恢复为中性电介质。如果束缚电荷之一，因某中原因而消失，则电介质上剩余的束缚电荷将使它处于带电状态。三固体静电固体物质间大面积摩擦；固体物质在压力下接触而后分离；固体物质在挤压时的摩擦；固体物质的粉碎/研磨和抛光过程等，均可能产生静电。四人体带电从毛衣外面脱下合成纤
5、维衣服时，或经头部脱下毛衣时，在衣服之间或衣服与人体之间，均可能发生放电现象，它说明人体及衣服在一定条件下是会产生静电的。因为人体活动范围大，而人体静电又容易被人们忽视，所以人体静电放电往往是引起半导体器件静电损伤的主要原因之一，它对半导体器件的危害最大。人在活动过程中，衣服/鞋以及所随带的用具与其它材料摩擦或接触分离时，即可产生静电。例如，人穿化纤的衣服坐在人造革面的椅子上，如果人和椅子对地的绝缘都很好，第 2 页 共 14 页当人起立时，由于衣服和椅面之间的摩擦和接触分离，人体静电可高达一万付以上；又如，穿塑料底的鞋在高绝缘地面上迅速行走时，人体静电电压可高达数千伏。表 10-1 列出了人
6、体身上的典型电压。表 10-1 活动人体身上的典型静电压人体活动 电压（V） 电压（V）相对湿度 10%-20% 相对湿度 65%-90%在地毯上行走 85000 15000在聚乙烯地板上走动 12000 250在工作台上工作 6000 100拿乙烯包 7000 600拾起乙烯袋 20000 1200坐在人造革椅上 18000 1500对静电来说，人体相当于良导体，因此，人体处在静电场中会感应起电，甚至成为独立的带电体。人体是导体，人体某一部位带电即将造成全身带电。人体静电电压与人体对地电容成反比，电容越小，电压越高。人体对地电容的 60%是脚底对地电容。一个双脚站立着的人，人体电容约为 10
7、0PF。因此单脚站立时人体电压远远大于双脚站立地面时的人体电压。2*静电放电（ESD）的损伤模型半导体器件的生产/封装 /传递/试验/ 运输/整机调试及现场运行时，都可能因静电放电（ESD）损伤而失效，对 MOS 电路尤其如此。静电放电（ESD）是两个具有不同电位（由静电引起）物体之间的电流流动。随着高分子材料日益增多，所以半导体器件因静电放电引起的损伤日益严重，特别是大规模集成电路的发展，器件尺寸进一步减小，对 ESD 也更加敏感。为了防止 ESD 引起的器件失效，器件输入端往往设计有保护网络，但它的保护作用是有限的，仍可能遭受到静电势的破坏。EDS 引起半导体器件损伤，使器件立即失效的几率
8、约 10%（短路/开路/无功能/ 参数不符合要求；而 90%的器件则是引入潜在性损伤，损伤后电参数仍符合规定要求，但减弱了器件抗过电应力的能力，在使用现场容易出现早期失效，因而，严重危害了器件的可靠性。静电损伤是一种偶然事件，一般讲是与时间无关的，所以不能通过老练等筛选方法加以剔除。相反，在老练过程中，由于器件接地不良/不适当地传递/ 与老练设备不适当地连接等反而会提高 ESD 失效的百分比。由于 ESD 看不见/感觉不到，器件不知不觉就失效了，所以 ESD 损伤不容易被发现，很容易被人们忽视。根据 ESD 引起器件失效的三种途径，建立了三种等效的 ESD 模型。其中人体等效模型应用最广。一人
9、体等效模型（HBM）HBM 是根据带电的操作者与器件的管脚接触，通过器件对地放电，至使器件失效而建立的。其等效电路如图 10-1 所示。人体等效模型中，放电时间 =1/2C bV02 是主要参数，它决定了放电功率。图中忽略了人体电感 Lb，但此模型已被人们普遍采用和接受，并作为评估半导体器件 ESD 敏感度的标准（例如美军标准 MIL-STD-883c，3015.2） 。二充电器件模型（CDM）半导体器件主要采用三种封装形式（金属/陶瓷/ 塑料） 。它们在装配/传递/试验/测试/ 运输/及存储过程中，由于管壳与其它绝缘材料（如包装用的塑料袋/ 传递用的塑料容器等）相互摩擦，使管壳带电。CDM
10、模型就是基于已带电的器件通过管脚对地放电引起失效，模型如图 10-2 所示。当带电器件有几个管脚同时与地接触时，就有几个放电通路，分别用第 3 页 共 14 页RiLiCi 表示。三电场感应模型（FIM）当器件处于静电场环境中时，在器件内部将感应出电位差，从而引起器件 ESD 失效，这就是电场感应模型（FIM） 。一般情况，静电场感应出来的电位差不致使器件失效，但由于器件管脚相当于接收天线，它引起与管脚相连导电部分的电场发生畸变，导致 SiO2 内场强增加，有可能引起 MOS 器件的栅氧化物被击穿。例如，一个 MOS 器件放入 6000V/cm的电场中，就可能引起栅击穿失效。Rs RbR1 R
11、2 RNCb K L1 L2- LNC1 C2 CN图 10-1 HBM 模型 图 10-2 CDM 模型3*静电放电敏感度一静电放电敏感度半导体器件抗静电能力用静电放电敏感度（ESDS）表示，实质上就是器件抗过电应力的能力。它取决于器件种类/输入端静电保护电路的形式/版图设计/制造工艺和生产厂家等。不同器件的 ESDS 如表 10-2 所示。表 10-2 不同器件的 ESD 敏感度（ESDS）器件种类 ESDS 范围（V）MOSFET 100-300JFET 140-7000CMOS 250-2000肖特基 TTL 300-1500VMOS 30-1800GaAs/FET 100-300双极
12、型晶体管 380-7000ECL 电路 500-1000SCR（可控硅） 680-1000二ESDS 的测量方法（MIL-STD-883C，方法 3015.2）采用人体模型对半导体器件的静电放电敏感度（ESDS）进行测量，ESES 的测试线路及放电波形要求如图 10-3 所示。人体模型方法已得到广泛的认可和应用，但放电波形应严格控制，波形测量用记忆示波器加以记录，对每种型号的器件均应拍摄照片，以备查用。大量测试及研究表明，如果放电波形没有得到很好控制，不同测试设备对同样的样品测试出的 ESDS 存在一个很宽的分布范围，因此不能得出正确结论。因为：（1）测试线路中的寄生参数对高频（100MHz
13、） /高压（Kv ）响应有强烈影响，容易引起波形出现过冲和高频振荡。 （2）MOS 集成电路的输入保护电路实现低阻状态（击穿）需要一个建立时间，如果波形中出现过陡的电压上升，保护电路将不起作用，测试结果也不正确。波形测试方法如下：被测器件用 1 .5K 无感电阻代替，用记忆示波器测试波形，其上升时间应小于 15ns，特征延迟时间 Td=300ns。在每一电压水平上均对器件进行正负各 5E DUT第 4 页 共 14 页次放电， ，相邻两次放电的时间间隔为 5s。试验时的引线组合如表 10-3 所示（A/B 为图 10-3 中的 A 端和 B 端） 。表 10-3 静电放电试验的引线组合功能说明
14、 功能说明数字型 线性型1输入端（A）到公共端（ B） 1输入端（A）到公共端（ B）2输出端（B）到公共端（A） 2输入端到输入端3输入端（A）到公共端（ B） 3输出端（B）到公共端（A）4V+（ A）到公共端（ B） 4V-（ B）到公共端（B）5V+（ B）到公共端（A ） 5V-（ B）到公共端（A）10MRb（1.5K5%）+ A_ Cb(100PF) BRb-人体电阻 Cb-人体电容（a）V100%90%36.8%10%ts ttd （b）图 10-3 ESDS 测试线路及放电波形 根据大量试验结果，MOS 电路输入端的损伤阈值电压远远低于输出端和电源端，因此MOS 电路的试验仅
15、对输入端进行。失效判据为输入端漏电流 1uA 或功能失效（部分器件表现为输入端开路，这类失效只能用逻辑功能是否正常加以判断） 。高压电源 电压表控制网络高压继电器受试器件 ESD 波形检测第 5 页 共 14 页三ESDS 的测试结果几种国产 CMOS 电路的 ESD 失效阈值电压测量结果如表 10-4 所示。根据表 10-4 中的数据，可以得出以下结论：1不同厂家生产的 CMOS 电路，ESD 失效阈值相差较大，有的甚至低于 1000V。在没有严格防静电措施的环境中，人体/容器/ 工具/设备等物体上很容易带有大于 1000V 的静电压，这将造成 CMOS 电路的 ESD 失效。2集成度高的器
16、件（如 C183，C274 ）抗静电能力比集成度低的器件小（主要原因是元器件尺寸小） 。3不同厂家生产的集成度相近的电路，其抗静电能力有很大的差别，主要原因是各厂的版图设计及工艺水平有较大的差别。四电子元器件抗静电能力的分类半导体器件按抗静电能力的大小可分为静电放电敏感器件和非敏感器件。静电放电敏感器件是指利用图 10-3 所示的电路进行静电放电试验，损伤阈值电压在 2000V 以下的器件。美国海军系统，根据器件对 ESD 的敏感程度，又将静电敏感器件分为三类。1.甚敏感的：例如：微波半导体器件/不带输入保护电路的 MOS 器件/带有 MOS 电容但无保护电路的运算放大器/无输入保护网络的微处
17、理器及部分 LSI 电路/ 采用金属化覆盖N+保护环的微电路/精密稳压电路等。2敏感的：低功耗肖特基器件/高输入阻抗的线性微电路/MOS 电路/LSI 电路/结型场效应器件/精密电阻网络。3中等敏感的：小功率晶体管/厚膜电路/10W 以下的微电路等。表 10-4 CMOS 电路的 ESOS 测试结果器件型号 生产厂 in/Vss in/VDDN V 平均（KV）（KV） N V 平均（KV） （KV）C033 A 17 2.26 0.57 17 2.49 1.2C063 B 14 2.8 0.34C066 C 16 1.14 0.53 15 1.11 0.44CC4011 D 16 0.91
18、0.19 21 0.7 0.22C31 C 20 1.72 0.59 15 1.43 0.29C183 B 12 0.73 0.19C274 A 35 1.94 0.56注：V 平均值-失效阈值电压平均值， -失效阈值电压的标准方差，N-测试输入端数。4* 静电损伤的失效模式半导体器件的静电损伤，有两类失效模式，突发性完全失效是器件的一个或多个电参数突然劣化，完全失去规定功能的一种失效。通常表现为开路/短路以及电参数严重漂移。突发性完全失效可分为两种：一种是与电压相关的失效，如介质击穿，PN 结反向漏电增大/铝条损伤等；另一种是与功率有关的失效，如铝条熔断/多晶电阻熔断/硅片局部区域熔化。对于
19、结型器件，通常是与功率有关的热效应引起器件损坏。损伤部位往往在 PN 结边缘的Si-SiO2 界面或接触孔处边缘处发生。ESD 引起局部高温区/造成杂质微扩散，形成的杂质管道导致 PN 结严重漏电和电流增益显著下降。对于肖特基器件和浅结器件，静电损伤多集中在势垒区边缘的 Si-SiO2 界面处。该处电场集中，过电流形成热斑，热斑的不稳定导致器件失效，其失效模式完全类似于热致二次击穿，失效部位往往集中在结区边缘。CMOS 电路的失效，主要表现为输入端铝连线与输入保护电阻周围 N+保护环之间的介质击穿短路；输入对地保护二极管的 P 阱击穿；扩散保护电阻的寄生 PN 结损伤；多晶第 6 页 共 14
20、 页保护电阻接触孔损伤等。损伤严重时，输入端金属化互连线烧熔。对于铝栅器件，ESD 引起 Al-SiO2 发生界面反应，Al 穿透 SiO2 并造成栅极漏电甚至短路。采用 MOS 电容器作为内补偿的运算放大器，往往表现为过电压引起电容器的薄氧化层被击穿。对于 CMOS 电路和 MOS 功率管，由于存在寄生可控硅效应，静电放电可能触发“闩锁” ，如果供电回路无限流电阻存在，器件会被过大电流烧毁。二潜在性失效如果带电体的静电势或存储的静电能量较低，或 ESD 回路有限流电阻存在，一次 ESD脉冲不足以引起器件发生突发性完全失效。但它会在器件内部造成轻微损伤，这种损伤又是积累性的，随着 ESD 脉冲
21、次数的增加，器件的损伤阈值电压逐渐下降，器件的电参数逐渐劣化，这类失效称为潜在性失效。它降低了器件抗静电能力，降低了器件使用的可靠性。正因为存在这种潜在性失效，所以对器件进行 100%的抗静电筛选是不足取的。5*静电损伤的失效机理一电流型失效机理（一）PN 结短路ESD 引起 PN 结短路是常见的失效现象。失效由 PN 结二次击穿时产生的焦耳热导致局部温度超过铝硅共晶温度，引起合金钉穿透 PN 结而失效。去掉欧姆孔上的铝金属层，用扫描电镜可观察到欧姆孔上的铝金属层，用扫描电镜可观察到欧姆孔因失去硅而出现小坑。合金钉分纵向和横向两种，衬底接地时产生纵向合金钉，它易穿透扩散区底部。衬底浮空时，则产
22、生横向合金钉，它从 PN 结的边角开始，并伸向最邻近的接地金属。电流的横向流动易形成电流的集边效应，它使流过电流的有效面积减小，局部电流密度增大，从而加速了横向合金钉的形成。版图设计对 PN 结短路有很大影响，以下用硅栅 CMOS 电路为例加以说明，其中最敏感的是欧姆孔尺寸/形状及位置。允许注入欧姆孔的最大电流随孔周长增加而增大，较好的方法是在一个扩散区内设置多个小欧姆孔，以便增加孔周长；用圆形接触孔可避免电流的非均匀流动；增加接触孔与扩散区的间距，可防止电流在欧姆孔角落处集中。紧靠电源扩区的输入欧姆孔处出现的 ESD 损伤，可用图 10-4 等效结构进行解释。当输入端加负向 ESD 脉冲时，
23、放电通路从输入扩散区欧姆孔最端头的 Z 点开始，途经击穿点（g 点）到相邻最近的 VDD 扩散区的欧姆孔 X 点。随着 ESD 脉冲能量增加和应力时间的增长，击穿点（g 点）和接触窗口的 Z 点将产生更多焦耳热，当接触窗口边缘的温度超过铝熔化的温度时，就会出现 PN 结烧毁。试验结果表明，这种 PN 结烧毁的损伤阈值由 ESD 脉冲放电通路中相邻窗口的间距决定，相距越远，损伤阈值越高。对于输出端，当接触孔距离多晶硅栅距离增大，ESD 损伤阈值增大，但此时结区的较高温度仍可熔化其上的铝和多晶硅等，出现多晶硅溶融丝状物，同时 PN 结也受到损伤而失效。输出端往往是利用其输出漏端的二极管作为 ESD
24、 保护，它承受 ESD 的能力取决于接触孔的大小/位置及结面积大小。发生失效的几率与接触孔周长和结面积大小成反比。因此，设计输出管尺寸时应考虑它的抗静电损伤能力。工艺因素对 PN 结失效有较大影响。例如，接触孔的过合金容易诱发 ESD 失效，因过合金形成的尖峰，在 ESD 应力作用下电场会进一步增强并出现热点，从而加速了合金钉穿通 PN 结。在多次 ESD 应力作用下，此时即使小于失效阈值的电压放电也会损伤电路。因为 ESD 损伤有积累效果，并且这种损伤引起的漏电流随温度和电压应力的增加而上升。（二）铝和多晶硅在大电流作用下的损伤器件尺寸的大小直接反映了器件所能承受电流和功率的能力。其主要因素
25、是多晶电阻第 7 页 共 14 页和铝条宽度/接触孔尺寸/二极管结面积和电流分布等。铝互连线的电流随带能力是它的横截面积的函数，并且还与电流聚集/台阶覆盖和热阱等因素有关。例如铝条横跨陡峭的氧化层台阶，台阶处铝条的横截面积将减小，在大电流 ESD 脉冲的过功率作用下容易引起熔化开路；铝合金工艺变化将引起铝晶粒尺寸大幅度变化，也会影响铝金属化承受功率的能力。因此输入保护结构应尽量靠近压焊点以缩短铝互连线长度，铝金属走线应做得足够宽，以提高抗电过应力的能力。P+ x P+ VDD 扩散区ygz输入扩散区图 10-4 等效结构ESD 损伤有时可使铝互连局部区域发生球化（局部电流集中处） ，造成氧化层
26、击穿后又自愈合，所以掩盖了氧化层穿通短路现象，影响电路可靠性。在 ESD 应力作用下，氧化层针孔被击穿短路，再次施加应力时，针孔处集中的电流将产生大量焦耳热，致使针孔处的铝层熔化球化并聚集在针孔上。在针孔附近却因缺乏铝而形成了隔离环，它会引起短路电流消失，即出现氧化层穿通的自愈合现象。当输入保护结构中有多晶电阻时，静电放电首先时多晶电阻受到明显损伤，失效部位易出现在多晶电阻拐弯处和多晶与铝接触处。因为多晶拐弯处，电流分布不均匀，电流集中在内侧，所以拐角处易出现烧毁。在多晶与铝的接触孔处电流易集中在孔的四个角落，接触孔除多晶本身的电阻外，还存在接触接触电阻和接触热阻，它吸收热量后引起多晶温度升高
27、，从而加剧了多晶或铝的熔断，所以静电放电时在接触孔角落处首先发生烧毁。多个电阻在过应力作用下，当电压超过多晶下氧化层的电介质击穿时，就有一股泄放电流流向衬底，这种现象往往发生在峰值电场集中处（如压焊电极铝互连与多晶电阻的接触孔） 。在一定条件下对衬底有漏电流的输入端再次施加应力，衬底漏电流反而会消失（类似于铝互连线的情况）这是由于多晶在氧化层损伤处发生累积溶蚀，形成隔离环而引起自愈，损伤严重时会使整个接触孔上的多晶被熔融开路，往往是单脉冲引起的氧化层穿通效应与多晶硅溶蚀同时发生。多晶硅保护电阻在电过应力作用下的特性类似于单晶硅，同样会出现因电流集中引起局部区域熔化和电阻率下降（出现负阻效应）
28、，并造成丝状通路，产生龟裂。当多晶电阻条较宽时，ESD 的失效阈值与多晶条宽度无关，此时多晶电阻本身的失效阈值决定了输入保护电路的抗静电敏感度。扩散电阻的抗静电能力优于多晶电阻。因为扩散电阻的衬底可提供有效热阱，而多晶电阻周围的氧化绝缘层（或掺杂玻璃）却提供了热隔离，它的散热性能比扩散电阻差，所以承受的功率比较小。如果多晶电阻做得足够宽，也可抗衡大电流，但又带来了集成度下第 8 页 共 14 页降的问题。多晶保护结构的 ESD 失效与工艺因素也有关系。例如合金时间温度不够，会造成铝与多晶硅接触不良，因接触区电阻大，它承受了较高 ESD 功耗而失效。工艺变化造成多晶电阻阻值不均匀，局部高阻区也容
29、易发生 ESD 失效。二电压型损伤机理（一）栅氧穿通ESD 引起栅击穿是最常见的电压失效类型。当栅氧有针孔时，击穿首先在针孔处发生。虽然保护结构中的二极管其雪崩电压低于栅氧击穿电压，但由于保护电阻对 ESD 有缓冲作用，使保护二极管的雪崩击穿响应变慢。当 ESD 脉冲上升时间极短时，二极管还未发生击穿，ESD 电压就直接加到栅上，因此栅穿失效仍时有发生。为此，必须减小保护电阻和提高二极管的开关速度，以便加快 ESD 泄放回路的开通速率。VSS 和 VDD 接触孔与保护二极管相距过远，使保护二极管相距过远，使保护二极管串联电阻增大，造成快速上升 ESD 脉冲延迟太多，ESD 应力会直接作用于内部
30、电路的栅极，从而引起栅穿失效。相反，接触孔与保护二极管相距太近，保护二极管又容易出现横向合金钉，造成 PN 结短路失效。因此，版图设计时应全面考虑这一问题。当输入端铝电极或铝条与相邻铝金属相距太近时，从输入端进入 ESD 脉冲电压可感应到邻近铝条上并造成损伤或引起相连的多晶条和薄栅等失效，这是设计时应重视的问题之一。（二）键合引线与电源铝条之间放电引起失效当键合引线与芯片水平面夹角太小时，在 ESD 应力作用下，键合引线与环绕芯片的电源线（或地线）之间距离太近易发生电弧放电而造成失效。（三）铝互连与多晶电阻短路铝互连与多晶电阻短路往往发生在连接键合点的多晶电阻与横跨在上面的电源或地互连线之间。
31、因为多晶条和铝之间的低氧介质击穿强度比热生 SiO2 低的多，当输入端引入ESD时可导致该处介质击穿短路产生电弧放电。形成低阻通道造成失效。因此版图设计时输入端的多晶条与铝条之间应留足够距离，更要防止多晶条与铝条重叠。（四）铝互连条与扩散区短路铝互连条与扩散区短路。短路常发生在压焊区连接的扩散电阻和横跨其上的电源铝条之间，所不同的是铝金属与扩散区之间的氧化层比铝金属与多晶电阻之间的氧化层厚的多，因此它的短路失效几率比较小。三PN 结雪崩开通机构对 PMOS 电路进行 ESD 步进应力实验，发现脉冲宽度不同失效形式也不同。脉冲宽度 50ns，保护管出现损伤，失效阈值 2500V 左右。脉宽 50
32、0ns，损伤则发生在靠近压焊点的扩散保护电阻处，如图 10-5 中的 C 点，损伤阈值约 2000V。当保护电阻的 P+N 结处于反偏时，从衬底扩散进入耗尽区的少子（空穴） ，在耗尽区电场作用下进入 P+区形成反向电流。耗尽区的强场使载流子产生倍增效应，新产生的空穴被 P+区收集，电子则注入衬底。所以发生 ESD 时有很大的电子流流过衬底并在衬底上产生足够的电压降，它导致了与电阻最邻近的 P+N 结发生正偏。此时，正偏结向衬底注入空穴并扩散到反偏结，从而导致了进一步的倍增，正是这种正反馈过程导致了大电流的出现。此反馈环的延迟机理是“扩散传输时间” ，空穴从寄生发射极注入，过渡到反偏结所需的延迟
33、时间为 L2/2D，利用这种雪崩开通模型对图 10-5 所示的保护结构进行分析，可以发现P+NP+寄生晶体管的开通时间是收集极到发射极距离的函数，如图 10-6 所示等效电路可以很好的描述这一物理机构。横跨 BC 结的齐纳二极管表示雪崩击穿的作用，基极输入电容第 9 页 共 14 页正比于延迟时间 L2/2D 雪崩作用使邻近寄生发射结处于正偏，从而使每个寄生晶体管的开通速率正比于雪崩结到此寄生发射结的距离 L。在窄脉冲情况下，由于图 10-5 中栅保护管 T 的沟道长度较短（L2 小于 L1） ，根据开通模型 ESD 可使 T 管立即开通，从而使被保护的薄栅限制在一个较低的安全电压值。因为脉冲
34、作用时间较长，通过扩散传输使寄生横向 PNP 管发射结正偏，导致 CE 导通。由于保护电路限制了电流流过 T 管，损伤阈值降低，所以横向管消耗了大部分 ESD 能量，因此在扩散电阻的 C 点附近出现损伤痕迹。根据开通机构，结合不同静电环境模型可得到不同沟道长度下的 ESD 作用情况。根据分析并通过实验验证，短沟道情况下的 ESD 是一个低压大电流过程，设计重点应避免大电流损伤。四N 沟器件的锁定效应RIn GPMOSVssPMOSVss in G VssRP+ P+ C P+ P+L1 L2图 10-5 PMOS 输入保护结构Vss + - VinRP+ L P+电子 耗尽区空穴图 10-6
35、雪崩开通模型第 10 页 共 14 页NMOS 器件在大电流脉冲的连续调制下会出现雪崩电流不均匀现象。它由氧化层的电子俘获效应引起，是导致 NMOS 管的 ESD 损伤阈值低于 PMOS 管阈值的根本原因。一个完好的 N 沟器件当注入小电流脉冲时，在红外显微镜下可观察到器件内部的电流密度均匀；但随着注入电流的增大，当达到某一阈值时，电流由均匀传导变为集中到某个微小区域形成准中性的微等离子区，这种现象称为“锁定” 。发生“锁定”的电流称为“锁定阈值” 。如降低注入电流使其低于“锁定阈值” ，传导区电流又恢复到均匀流动状态。这种锁定现象可以反复重复多次，只要“锁定”区温度明显低于热生电子空穴时的温
36、度，对器件特性无明显破坏。但是在锁定后再继续增加电流，传导区域会随着电流的增加而扩大，直到传导区再次产生崩溃（二次锁定） ，器件进入新的锁定区；如果再继续增加电流，新锁定区还会再次扩大，进而产生第三次锁定。这种多级锁定现象的每个新锁定区都包含在发生锁定前的传导区之中，但新锁定区与上一次锁定区相比有一个“位移” ，因此多级锁定后的最终位置取决于最后一次锁定位置。经多级锁定后的器件，初始锁定阈值有显著下降，说明多次锁定对器件有破坏性。例如，器件在多次 ESD 脉冲作用下会降低器件的初始锁定阈值，说明 ESD 具有积累损伤效果。如 ESD 的电流很大，一次脉冲产生的锁定电流就足以损坏器件。但 P 沟
37、器件即使在大电流注入下，也无锁定现象发生，所以 CMOS 输出端在 ESD 作用下最易损伤 N 沟输出器件。锁定模型：对于 N 沟或 P 沟器件，雪崩击穿时都有热电子发射并注入 SiO2 内。注入电子的一部分被 SiO2 中的电子陷阱俘获，同时电子的流动又会在 SiO2 中产生新的陷阱，所以雪崩热电子不仅填充原有的电子陷阱，而且还填充新产生的陷阱。对于 N 沟器件，漏区的一部分电力线终止于俘获电子（而不是栅极） 。它使栅极附近的漏区出现峰值，这种电子俘获引起的电场增加，又将导致 PN 结雪崩电压 Vz 的降低。 Vz 降低该区电流会逐渐增大，电流增大又引起热电子注入 SiO2 增多和电子俘获增
38、加。正是这种反馈作用导致了ESD 电流在流经微小区域时产生“锁定” 。但雪崩处温度升高又将产生负反馈，较高温度使载流子自由程减小，从而抑制了锁定的发生。因此锁定现象是上述正/负反馈共同作用的结果。与 N 沟器件相反，P 沟器件为负漏压，SiO2 内陷阱俘获的热载流子将减弱漏结电场，由于负反馈作用，使导电区电流均匀，无“电流集中”现象。因此 P 沟器件无锁定现象。这正是 P 沟器件损伤能量大，抗 ESD 性能优于 N 沟器件的根本原因。6*静电损伤的防护措施为了防止半导体器件的静电损伤，必须在器件设计/制造/ 测试/传递/包装/运输和使用等各个环节中采取措施。本节重点讲述器件设计和使用时防 ES
39、D 的考虑。（一）输入保护网络的种类半导体器件，特别是 MOS 器件对 ESD 比较敏感（因为输入阻抗高，电容小）由于静电产生的随机性，器件的任意两个管脚都可能引起相对的较高的静电压。对 MOS 电路而言，最易引起器件失效的两端是 Vin-VDD 和 Vin-Vss；如果是反向器，还应包括 Vin-VOUT 两端。因此，在 MOS 电路的每个输入端（Vin）都应加上防 ESD 损伤的保护网络。当有 ESD 脉冲出现时，栅极电压便被保护网络钳位在预置的低于栅氧化击穿的电平下，静电源存储的能量通过保护网络泄放掉。1输入端的理想保护网络就象一个开关，当电路正常工作时，即 VssVinVDD 时，开关断开；而 VinVDD 或 VinVss 时开关接通，它给静电荷提供放电通路，使输入端电压Vin 始终满足 VssVinVDD 要求。但是实际保护网络存在寄生参数的影响，即：（1）寄生电容影响电路的速度。（2）ESD 在寄生串联电阻（材料体电阻）上产生的压降，有可能大于栅氧层的击穿电
