1、 第 5 章 触发器第 5 章 触发器5.1 概述触发器是数字电路中的一种基本单元，它与门电路配合，能构成各种各样的时序逻辑部件，如记数器、寄存器、序列信号发生器等。一个触发器具有如下的特点：两个互补的输出端 Q 和 Q； “O”和“1”两个稳态；触发器翻转的特性； 记忆能力。1对触发器的基本要求1）应该具有两个稳定状态0 状态和 1 状态2）能够接收、保存和输出信号2触发器的现态和次态现态触发器接收输入信号之前的状态叫做现态，用 Qn表示。次态触发器接收输入信号之后的状态叫做次态，用 Qn+1表示。3触发器的分类1）按照电路结构和工作特点分基本触发器、同步触发器、主从触发器和边沿触发器2）按
2、照（在时钟控制下的）功能分RS 型触发器、D 触发器、JK 触发器、T 触发器和 T触发器4时序逻辑电路组合逻辑电路的特点是电路的输出仅取决于当时的输入，与电路的历史状态无关。即 Z=F(X)。时序逻辑电路的输出状态不仅与该时刻的输入有关，而且还与电路的历史状态有关。由现在的输入状态和现在的输出状态共同决定下一次的输出状态。电路特点输入、输出之间至少有一条反馈路径；电路中含有贮存单元。时序电路的一般结构如图。X 为输入变量；Z 为输出变量；Q 为触发器的输出，称为状态变量。Q n 表示现态，Q n+1表示次态；状态是时序电路的组合电路输入 X 输出 ZWP存储电路Q1 W1QKCPZ1ZmX1
3、Xn触发器的状态输出触发器的控制输入第 5 章 触发器一个重要概念。W 为触发器的输入，也是时序电路的控制变量；CP 为时钟脉冲。5描述时序电路逻辑功能的方法(1)方程式：输出方程：Z=F 1 (X，Q n)驱动方程：W= F2 (X，Q n)状态方程：Q n+1= F3 (W，Q n)(2)状态表反映输入、输出、现态、次态之间的关系的表格。(3)状态图反映时序逻辑电路的状态转换规律及相应输入出取值情况的几何图形。(4)时序图表示各信号，电路状态等的取值在时间上的对应关系。构成时序逻辑电路常用存储单元是触发器。5.2 基本 RS 触发器5.2.1 由与非门组成直接置 0、置 1，是构成各种不同
4、功能触发器的基本单元。用与非门构成的 RS 触发器及逻辑符号如图。1功能分析触发器的状态指 Q 端的状态。(1)RD=0，S D=1，则触发器置 0。在 RD 端加一负脉冲（宽度2t pd） ，电路将可靠地翻转为 Q=0 状态，并保持下来。Q=0 态，称为“复位状态 ”。RD 端称为 “复位端 ”或称直接置 0 端。(2)RD=1，S D=0，则触发器置 1。在 SD 端加一负脉冲（宽度2t pd） ，电路将可靠地翻转为 Q=1 状态，并保持下来。Q=1 态，称为“置位状态 ”。SD 端称为“置位端”或称直接置 1 端。(3)RD=1，S D=1，则触发器保持原来的状态。例如： Q=1，Q、R
5、 D 的全 1 使 Q=0，Q 的 0 又维持了 Q 的 1，这是触发器的一个稳态。同理，若 Q=0，则触发器将保持另一个稳态0 态。&SD QRD QS1R2112QQSetReset第 5 章 触发器(4)RD=0，S D=0，将迫使 Q、 端同时出现 1 态，破坏了正常的互补状态。对一个存储单元来说，这既不是“0”态，也不是“1”态，没有意义。当 RD、 SD 端的负脉冲同时撤消以后，则两门的输入有同时出现全 1，于是，两门有争先恐后地向低电平翻转，触发器的状态不能确定。 （若是有先有后地撤消 RD、 SD 端的负脉冲，则触发器的状态是确定的。 ）使用时，不许在 RD、S D 同时加信号
6、！2描述功能的方法有状态转移真值表、特性方程、状态转移图和时序图(工作波形)等。(1)状态转移真值表以表格的形式描述文字定义，也叫特性表。根据上述分析，可列出基本 RS 触发器的状态转移真值表。现态 Qn：触发器接收信号前的状态；次态 Qn+1：触发器接收信号后的状态；Qn 与 R、S 一起决定 Qn+1。故列表时把 Qn 也视为一个输入变量。简化真值表(2)特性方程次态的函数表达式。表示了 Qn+1 与 Qn 及输入(R D、S D)之间的关系。 nnRQ1（约束条件）或者 R D+SD=10(3)状态转移图和激励表状态转移图：说明状态转换方向及条件的图形。状态转移真值表RD SD Qn Q
7、n+1001111001100110001010101001101简化真值表RD SD Qn+10110101001Qn激励表Qn Q n+1 激励输入Qn Qn+1 RD SD00110101101101 0 0 1 0 1 1QnRDSD0100 01 11 100 1RD=1,SD=0RD=0,SD=1RD=0SD=RD=SD=101Q n不定第 5 章 触发器激励表：欲使触发器从 QnQ n+1 的各种情况下，要求输入所具有的条件。也称驱动表。状态图和激励表是分析设计时序电路的重要工具。通过它们，不但能看出在某种数据输入下触发器的次态，而且也能知道要触发器从一种状态变为另一种状态时所必
8、须的输入条件。5.2.2 由或非门组成的 RS 触发器由或非门构成的 RS 触发器特性方程 nDnQRS1（约束条件）0D由正脉冲触发。注意真值表、特性方程和状态图的差别。分析从略。4基本 RS 触发器的应用可以存放一位二进制数码；构成消抖动电路。 （也称单脉冲发生器，见教材 P177 之图 5.2.7）基本 RS 触发器结构简单，是构成其它类型触发器的基础。存在问题：RS 之间有约束，直接控制。5.2.3 集成基本触发器1.CMOS 集成基本触发器CC4044-4RS 基本触发器 与非门构成、16 脚、三态输出、输入低电平有效、违约 Q 和 端均输出 0；CC4043-4RS 基本触发器 或
9、非门组成、16 脚、三态输出、输入高电平有效、违约 Q 和 端均输出1； 2.TTL 集成基本触发器74279、74LS279- 4 个基本 RS 触发器、违约 Q 和 端均输出 1，内部电路及管脚如下。简化真值表RD SD Qn+100110101Qn10S1R2112QQSetReset1RDQSD Q10 1RD=0,SD=1RD=1,SD=0RD=0SD=RD=SD=0第 5 章 触发器5.3 钟控触发器基本 RS 触发器是直接置“0” 、置“1”的。有时，我们希望 R、S 信号只在特定时间内起作用。或者说，按一定的时间节拍把 R、S 信号送入触发器中。这需要在基本 RS 触发器的基础
10、上，再加两个引导门及一个控制端，从而出现了各种时钟控制的触发器，也称同步触发器。5.3.1 钟控 RS 触发器关于 CPCP 是一个标准矩形脉冲信号，称为“时钟脉冲”（Clock Pulse） 。CP=1 期间记为“使能” ；CP=0 期间记为“不使能” 。关于逻辑符号C1 为影响输入；1R、1S 为受影响输入，受 C1 的控制。在 CP=0 期间，触发器不接收 R、S 信号，保持原状态；RS 触发器的简化真值表CP R S Qn+10111100110101QnQn10&CPQRQ&S1S1RQQC1使能不使能 前沿 后沿第 5 章 触发器在 CP=1 期间，R、S 信号经过引导门 G3、G
11、 4 取反后送到基本 RS 触发器中，故逻辑功能仍为：，CP=1 有效。nDnQ1（约束条件）0DS例子：同步 RS 触发器的输入波形见下图，试对应画出 Q 端的波形。设初态为“0” 。CPSRQ保持 置 1 置 0 置 1 置 0R=0 R=0 R=1 R=0 R=0S=0 S=1 S=0 S=1 S=1RS 信号对 Q 端状态的控制必须通过 CP 来实现，这就是同步。同步 RS 触发器增加了 CP 控制端，但在 CP=1 期间仍有直接控制问题，RS之间仍有约束。同步 RS 触发器也可以用其它门构成，比如“与或非”门等。5.3.2 钟控 D 触发器逻辑电路如图。CP=1 期间，总有 R=S，
12、故解除了 R、S 之间的约束；把 R= 代入同步 RS 触发器的特性方程：Qn+1=S+ Qn=S把原来的 S 端改称 D，可得D 触发器的特性方程：Qn+1=D (CP=1 有效)其功能是：D 的状态确定之后，在 CP 的操作下，Q 端的状态随之被确定为与 D 相同的状态。或者说在 CP 的作用下， Q 的状态&CPQQ&D&CPQQ&(S)1R=SD第 5 章 触发器总与 D 相同，但比 D 信号的确定晚一段时间。 DDelayD 触发器也可以由与或非门构成；D 触发器不存在约束，但 CP1 期间，输入仍直接控制输出。5.4 主从触发器5.4.1 主从 RS 触发器 1.电路结构和符号 2
13、.工作原理(1)接收信号CP = 1,主触发器接收输入信号 nnQRS1M约束条件：SR=0(2)输出信号CP= 0，主触发器保持不变；从触发器由 CP 下降沿到来之前的 确定nQM3波形4.主要特点第 5 章 触发器主从控制，时钟脉冲触发CP=1 主触发器接受输入信号CP 下降沿从触发器按照主触发器的内容更新状态。从触发器输出端的变化只能发生在 CP 的下降沿。5.4.2 主从 JK 触发器 1.电路结构解决 R、S 之间有约束的问题，增加功能，引入 JK 触发器。由于， ，所以 S 和 R 不会同时为 1。 nQJnK2.工作原理CP 高电平时触发器接收信号并暂存（即主触发器状态由 J、
14、K 决定，从触发器状态保持不变） 。C 下降沿从触发器翻转（从触发器状态与主触发器状态一致） 。CP 低电平时, 主触发器封锁 J、 K 不起作用, 要求 CP 高电平期间 J、 K 的状态保持不变。J=K=0 ，触发器保持原状态。J=0，K=1 ，若现态为 0，则保持 0；若现态为 1，则触发器被置 0。J=1，K=0 ，若现态为 0，则触发器被置 1；若现态为 1，则保持 1。J=1，K=1 ，若现态为 0，则触发器被置 1；若现态为 1，则触发器被置0。3.JK 触发器的状态表简化真值表 4.JK 触发器的特性方程由状态表填入卡诺图，求得特性方程为：Qn+1= nKJ5.JK 触发器的状
15、态图和激励表状态图和激励表是选用 JK 触发器设计时序电路的工具，图、表形式不同，掌握一种即可JK 触发器的简化真值表CP J K Qn+10111100110101QnQn01QnJK 触发器的 激励表Qn Q n+1 激励输入Qn Qn+1 J K0011010101100 1J=1,K=J=,K=1J=K=0J=0K=第 5 章 触发器6.主要特点第一步：CP 由 01 和=1 期间，主触发器打开，接收信号。在这一步中，输入信号仅决定了主触发器的状态，并不能直接影响从触发器的状态，即不能直接控制输出。第二步：CP 由 1 返回到 0 时：从触发器打开，接收 CP=1 期间存入主触发器的信
16、号，并更新状态。此时，由于 CP 变为 0，故主触发器被封锁，不接收输入信号，这就彻底解决了直接控制问题。一次变化问题影响了抗干扰能力。5.5 集成边沿触发器5.5.1 边沿 D 触发器 本着“了解原理，掌握功能”的原则，现在介绍一下 CMOS 边沿触发器。1.电路结构2.工 作 原 理CP=0 期间，TG 1 通、TG 2 断，主触发器接收 D 信号，送到 Q(= D)端。此时 TG3 断，Q 不会影响从触发器。TG 4 通，G 3、G 4 构成基本 RS 触发器，从触发器保持原来的状态。CP 由 01 和 CP=1 期间，TG 1 断，D 信号不影响主触发器。TG 2 通，G1、G 2 构
17、成基本 RS 触发器，保持 CP 由01 这一短暂时间内反映到 Q端的信号。TG 3 通， TG4 断，Q 端的信号传到输出端，使 Q=D。CC4013 功能表CP D RD SD Qn+1 11000011001011010001010QQ11TG2TG1 TG3 11TG4CPCPCPCPCPCPCP CPG3G4G2G1DRDSD主触发器从触发器QQ第 5 章 触发器特性方程：Q n+1= D CP(C P可以隐含，不用写出来。)可 见 D 触发器的状 态 转 换 发 生 在 CP 由 01 瞬间，即 CP 上升沿。且仅接受上升沿之前瞬间的 D 信号。所以，现态与次态的划分以 CP 上升
18、沿为基准。SD、 RD 为 直 接 置 1、 置 0 端 ， 与 CP 无 关 ， 所 以 也 叫 异 步 置 1、 置 0端 。 从 集 成 双 D 触发器 CC4013 的功能表看出，当 SD、 RD 同 为 “1”时 ， 将出 现 Q 和 端均为“0”态的不正常现象，所以 SD 与 RD 之 间 有 约 束 ， 应 保证 SDRD=0 这 一 条 件 。不 需 要 SD、 RD 的 时 候 应 接 “0”。3.波 形由 于 D 触发器的状 态 转 换 发 生 在 CP 由 01 瞬间，即 CP 上升沿。因此画波形时，现态与次态的划分以 CP 上升沿为基准。假设初始状态为 05.5.2 边 沿 JK 触 发 器1 电 路 结 构11CPQQ1111TG4TG1CPCPTG2CP CPTG3CPCPCP CPG3G4G2G1DRDSDQ1&JKQ
