教学大纲-FPGA及硬件描述语言.doc

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1、1FPGA 与硬件描述语言教学大纲课程名称:FPGA 与硬件描述语言英文名称: FPGA and hardware description language课程类别:实践教学课课程编号:学 分: 4 学 时:68 课程简介:FPGA 与硬件描述语言该课程主要讲授数字逻辑电路的基本知识、基本理论和基本分析、设计方法,并利用现代 EDA 技术的 verilog 和 Multisim 进行数字逻辑电路分析与设计,它起到由专业基础课向专业课过渡的承上启下的作用。本课程的教学任务是通过本课程的理论学习,使学生掌握有关数字逻辑的基本理论,熟悉数字逻辑电路基本器件的电路结构、功能和使用方法,掌握数字逻辑电路

2、的分析方法和设计方法。通过课堂教学演示环节及课程设计,使学生掌握利用 Verilog 和 EDA 工具进行数字逻辑电路设计的方法.课程内容: 1.概论:EDA 设计方法以及 FPGA/CPLD 特点 2.层次建模的概念3.基本概念4.模块和端口5.门级建模6.数据流建模7.行为级建模8.任务与函数9.实用建模技术10.时序和延迟11.开关级建模12.用户自定义原语先修课程:C 语言程序设计 、 数字逻辑电路适用专业:电子信息技术2教材(暂定):Verilog HDL 数字设计与综合 作者: (美)Sanir Palnitkar,译者: 夏宇闻 胡燕祥 刁岚松 电子工业出版社参考教材:1、 Ve

3、rilog HDL 数字设计与综合(第二版) ,电子工业出版社 夏宇闻 2、 电子工程师创新设计必备宝典系列之 FPGA 开发全攻略 ,张国斌3、 Verilong 数字系统设计教程 ,北航出版社 夏宇闻 开课学院:信息技术学院 具体课程内容与安排第一章 概述第一节 课程介绍第二节 学习重点及学习方法第三节 EDA 技术及发展与实现目标第四节 硬件描述语言及 IEEE 标准第五节 EDA 设计流程及优点第六节 常用 EDA 工具第七节 电子设计自动化系统软件与器件第八节 数字系统设计方法第九节 九节 FPGA/CPLD 的特点及发展(一)采用多媒体,讲解与演示相结合(二)内容及基本要求主要内容

4、:【重点掌握】:FPGA/CPLD 的优缺点,采用硬件描述语言(Verilog HDL)的设计流程。【掌握】:EDA 设计流程方法及数字系统设计方法的比较和优点,自顶向下的设计方法;【了解】:EDA 工具的发展以及特点,【一般了解】:EDA 技术及发展第二章 层次建模的概念第一节 自底向上和自顶向下设计方法 第二节 模块的基本概念第三节 四种不同的描述方式第四节 逻辑仿真的构成3(一)采用多媒体,讲解与演示相结合(二)内容及基本要求主要内容: 【重点掌握】:数字电路自顶向下设计方法以及模块相关内容的学习; 【难点】:自顶向下以及自底向上的设计思路;第三章 verilog 基本概念第一节 模块的

5、结构第二节 数据类型及其常量和变量第三节 运算符及表达式(一)采用多媒体,讲解与演示相结合(二)内容及基本要求主要内容:verilog 基本语法和结构【重点掌握】:基本语法和概念以及词法约定【掌握】:各种数据类型【了解】:系统任务和编译指令 【一般了解】:【难点】:各类寄存器数据类型第四章 模块和端口第四节 模块第五节 端口列表第六节 端口声明第四节 端口连接规则第七节 端口与外部信号的连接第八节 层次命名(一)采用多媒体,讲解与实验相结合(二)内容及基本要求主要内容:verilog 的模块定义、组成部分以及端口列表以及声明和端口连接。【了解】:verilog 标示符的层次引用 【重点掌握】:

6、模块各部分的定义和应用【难点】:端口连接的命名规则第五章 门级建模4第一节 门的类型第二节 门延迟(一)采用多媒体,讲解与实验相结合(二)内容及基本要求主要内容:verilog 如何用门级对实际电路做硬件电路建模【重点掌握】:门的类型与延迟,门级建模的具体设计电路【掌握】: 上升、下降和关断延迟 以及最小/典型/最大延迟【难点】:门级建模的具体电路实现第六章 数据流建模第一节 连续赋值语句 assign第二节 延迟第三节 表达式、操作符和操作数第四节 操作符类型(一)采用多媒体,讲解与演示相结合(二)内容及基本要求主要内容:连续赋值语句以及使用数据流结构对实际电路的数字电路建模。【重点掌握】:

7、连续赋值的定义及应用;操作符的类型【掌握】: 延迟的概念和应用【难点】:用数据流语句设计电路,掌握门级建模与数据流建模的区别 第七章 行为级建模第一节 结构化过程语句第二节 过程赋值语句第三节 条件语句第四节 多路分支语句第五节 循环语句第六节 顺序块和并行块第七节 生成块(一)采用多媒体,讲解与实验相结合(二)内容及基本要求主要内容:行为级建模的语法以及结构【重点掌握】: 在实际电路中进行行为级建模以及时序控制机制【掌握】:行为级建模的语法和语句,always、initial,阻塞和非阻塞以5及过程性赋值语句。【难点】:行为级建模的具体实现 第八章 结构语句、系统任务、函数语句和显示系统任务

8、第一节 结构说明语句第二节 任务和函数语句第三节 其他任务和函数语句(一)采用多媒体,讲解与演示相结合(二)内容及基本要求主要内容:任务与函数的定义 区别以及应用【重点掌握】:任务和函数语句的使用【掌握】: 模块、任务、函数和命名块定义和联系,任务与函数所需要的条件。【难点】:任务和函数语句的使用第九章 实用建模技术第一节 过程连续赋值第二节 改写(覆盖)参数第三节 条件编译和执行第四节 时间尺度第五节 常用的系统任务(一)采用多媒体,讲解与演示相结合(二)内容及基本要求主要内容:【重点掌握】:assign deassign force 和 release 的定义和使用【掌握】:在模块调用时用

9、 defparam 语句重新定义参数值【了解】:认识和理解系统任务,如文件输出、显示层次、选通显示、随机数生成、存储器初始化和值变转储等系统任务【一般了解】:【难点】: 条件编译和 verilog 描述部件的执行。第十章 时序和延迟第一节 延迟模型第二节 路径延迟建模第三节 时序检查6第四节 延迟反标注(一)采用多媒体,讲解与演示相结合(二)内容及基本要求主要内容:【重点掌握】:如何在仿真过程中用 specify 块设置路径延迟【掌握】:延迟模型的类型和定义 【了解】:时序检查定义系统任务【一般了解】: 延迟反标注【难点】: 路径延迟建模的连接第十一章 开关级建模第一节:开关级建模元件主要内容

10、:开关级建模的基本知识【一般了解】:仅作大概了解【难点】:第十二章 用户自定义原语第一节:UDP 的基本知识第二节:表示组合逻辑的 UDP第三节:表示时序逻辑的 UDP第四节:UDP 表中的缩写符号第五节:UDP 设计指南主要内容:【重点掌握】编写时序和组合逻辑 UDP:【难点】:UDP 设计的原则以及与门级建模的区别第十三章 编程语言接口第一节:PLI 的使用第二节:PLI 任务的连接和调用第三节:内部数据表示第四节:PLI 库子程序主要内容:【重点掌握】:如何在仿真中使用任务和函数【难点】:用户如何创建自定义系统任务和函数,7第十四章 使用 vrilog 进行逻辑综合第一节:什么是逻辑综合

11、第二节:逻辑综合对数字设计行业的影响第三节:verilogHDL 综合第四节:逻辑综合流程第五节:门级网表的验证第六节:逻辑综合建模技巧第七节:时序电路综合举例主要内容:了解逻辑综合的方法和问题。【了解】:逻辑综合编写 RTL 的技巧【一般了解】: 逻辑综合的概念和优点【重点掌握】:可综合的结构和操作符以及逻辑综合的最佳门级网表分隔技术【难点】:使用逻辑综合进行组合电路和时序电路的设计三、课程考核(一)基本要求及比例:考试是对学生掌握知识水平的检验,重点掌握内容占考试内容的 70、掌握内容占 20、了解及一般了解内容占 10。(二)成绩构成与说明:总评成绩 =平时学习表现(10%)+上机实验(20%)+实训项目(20%)+期末考试成绩(50% ) 期末考试:考试形式:上机闭卷考试时间长度(120 分钟)制定人:贾政亚审定人:批准人:日 期: 2014 年 10 月 18日

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