1、实验八 计数器及其应用设计仿真报告实现方式：multisim 仿真一、用 74LS192 设计一个具有复位功能的模 24 加法计数器设计思路：模为 24，所以需要两片 74192，XFG1 是信号发生器，作为输入计数脉冲从 U5 的 UP 端输入，ABCD 为数据输入端，LOAD 为置数端，输入低电平有效，CLR 为复位端，输入高电电平有效，QAQBQCQD 位数据输出端，输出高电平有效，BO 和 CO 分别为借位端和进位端，输出低电平有效。U4 为高位（十位） ，U5 为低位（个位） ，当 U5 个位加计数到 1001 之后产生一个进位信号，向高位 U4UP 输入一个有效的进位信号，每输入一
2、个有效信号， U4端加计数一次，直到 U4 输出为 0010 的同时 U5 输出为 0100，与非门 U3A 有效输出 0，再通过一个由与非门构成的等效非门输出为1，同时给 U4 和 U5 的 CLR 复位端一个有效信号，将 U4 和 U5 的ABCD 同时复为 0000，重复以上步骤，即一个模为 24 的加计数器。其逻辑图如下图所示：其仿真图如下图所示：二、用 74LS192 构成一个三进制异步加法计数器状态转换图:设计思路:XFG1 是信号发生器，作为输入计数脉冲，XSC1 是数字示波器，用来观察 QA、QB 的波形，ABCD 为数据输入端，LOAD为置数端，输入低电平有效，CLR 为复位
3、端，输入高电电平有效，QAQBQCQD 位数据输出端，输出高电平有效，BO 和 CO 分别为借位端和进位端，输出低电平有效。当输出为 0010 时，与非门有效输出 0，再通过一个由与非门构成的等效非门输出为 1，给 CLR 复位端一个有效信号，将 ABCD 复为 0000，重复以上步骤，即一个三进制异步加计数器。其逻辑图如下图所示：其仿真如下图所示：三、用 74LS192 设计以 4*6 计数方式显示的模 24 计数器设计思路:4*6 计数，用两片 74LS192 来实现，XFG1 是信号发生器，作为输入计数脉冲，ABCD 为数据输入端，LOAD 为置数端，输入低电平有效，CLR 为复位端，输
4、入高电电平有效，QAQBQCQD 位数据输出端，输出高电平有效，BO 和 CO 分别为借位端和进位端，输出低电平有效。U1 为高位，U2 为低位，当 U2 加计数到 0100 时，U2 的 QC 给的复位端其 CLR 一个有效的复位信号，将 U2 的 DCBA同时复为 0000，同时给 U1 的 UP 输入一个有效的计数脉冲， U1 加计数一次，重复此过程，直到 U1 输出 0110，U2 加计数到 0100 时，与非门 U3A 有效输出 0，再通过一个有与非门构成的等效非门输出为 1，给 U1 的 CLR 复位端一个有效信号，将 U1 的 ABCD 同时复为 0000，同时 U2 的 ABC
5、D 也复为 0000，重复以上步骤，即一个以 4*6 计数方式显示的模 24 计数器。其逻辑图如下图所示：其仿真如下图所示：四、用 74LS192 设计以 3*8 计数方式显示的模 24 计数器设计思路:3*8 计数，用两片 74LS192 来实现，XFG1 是信号发生器，作为输入计数脉冲，ABCD 为数据输入端，LOAD 为置数端，输入低电平有效，CLR 为复位端，输入高电电平有效，QAQBQCQD 位数据输出端，输出高电平有效，BO 和 CO 分别为借位端和进位端，输出低电平有效。U4 为高位，U5 为低位，当 U5 加计数到 1000 时，U5 的 QD 给其复位端 CLR 一个有效的复
6、位信号，将 U5 的 DCBA同时复为 0000，同时给 U4 的 UP 输入一个有效的计数脉冲， U4 加计数一次，重复此过程，直到 U4 输出 0010，U5 输出为 1000 时，与非门 U3A 有效输出 0，再通过一个由与非门构成的等效非门输出为 1，给 U4 的 CLR 复位端一个有效信号，将 U4 的 ABCD 同时复为 0000，U5 的 DCBA 也同时复为 0000，重复以上步骤，即一个以3*8 计数方式显示的模 24 计数器。其逻辑图如下图所示：其仿真如下图所示：五、设计一个利用开关控制的可加可减的计数器（一）利用译码器 74138 设计设计思路：A 作为控制端，当 A 为 1 时，U13 的数据输入端 CBA为 001，G2B 输入一个方波，其他输入端均为有效输入，当 G2B 为高电平时，译码器被禁止，输出端 Y1 端无效输出 1，当 G2B 为低电平时，译码器工作，输出端 Y1 端有效输出为 0，等效于一个计数脉冲输入 U3 的 DOWN 端，U3 做减计数，为十进制的减计数器。反之，当 A 为 0 时，则为十进制的加法计数器。其逻辑图如下图所示：其仿真（加计数）如下图所示：
