1、I绪论一个完整的 DSP 系统通常是由 DSP 芯片和其他相应的外围器件构成。DSP 硬件系统主要包括电源电路、复位电路、时钟电路等。DSP 的时钟电路用来为 TMS320C54x 芯片提供时钟信号，由一个内部振荡器和一个锁相环 PLL 组成，可通过晶振或外部的时钟驱动。以下我们将着重讨论DSP 硬件系统的基本设计中时钟电路的设计。关键字 TMS320C54x 时钟产生器 软件可编程 PLL目录绪论 .I第一章 时钟产生器 .1第二章 软件可编程 PLL .2第一节 软件配置 PLL 介绍 .2一 时钟模式介 绍 .2二 时钟模式设置 .3第二节 程序 .7一 倍频模式向倍频模式的切换 .7二
2、 倍频模式向分频模式的切换 .8三 分频模式向倍频模式的切换 .8四 分频模式向分频模式的切换 .9第三章 心得体会 .11第四章 参考文献 .1211 2 3 4 5 6ABCD654321DCBATitleNumber RevisionSizeBDate: 10-Jun-2008 Sheet of File: C:Documents and SettingsAdministrator.DB5759F576924FC体体体DSP体体.ddbDrawn By:体体体体TMS320C54XX1 X2CLKIN4132Vdd1 2 3 4 5 6ABCD654321DCBATitleNumber
3、RevisionSizeBDate: 10-Jun-2008 Sheet of File: C:Documents and SettingsAdministrator.DB5759F576924FC体体体DSP体体.ddbDrawn By:TSM320C54XX1 X2CLKINC1 C2体体第一章 时钟产生器时钟产生器是在实验中为了得到想要的时钟而设计的电路，可驱动时钟器的时钟源有两种：一个是外部时钟；另一个是带有内部振荡器电路的晶振。（1）使用外部时钟源的时钟信号，将外部时钟信号直接加到 DSP芯片的 X2/CLKIN 引脚，而 X1 引脚悬空。外部时钟源可以采用频率稳定的晶体振荡器，具有
4、使用方便，价格便宜，因而得到广泛应用。连接方式如图 1.1 所示。（2）利用 DSP 芯片内部的振荡器构成时钟电路，连接方式如图1.2 所示。在芯片的 X1 和 X2/CLKIN 引脚之间接入一个晶体，CLKMD 引脚必须设置以启动内部振荡器。 图 1.1 使用外部时钟源 图 1.2 使用内部振荡器C54x 器件的时钟产生器包括一个内部的振荡器和一个锁相环（PLL）电路。目前，C54x 器件上有两种不同类型的 PLL，一些器件有硬件配置的 PLL 电路；而另一些器件有软件配置的 PLL 电路。在本设计中，主要对软件配置 PLL 进行讲解和分析使用。2第二章 软件可编程 PLL第一节 软件配置
5、PLL 介绍软件可编程 PLL 的特点是有高度的灵活性，它包括一个用来提供各种时钟乘数因子的时钟标定位、直接开放和禁止 PLL 的功能和一个 PLL锁存定时器，该锁存定时器可以延迟期间 PLL 时钟模式的切换直到所存操作完成为止。一 时钟模式介绍带有内部的软件可编程 PLL 的期间可以设置为下面两种时钟模式：PLL 模式：输入时钟（CLKIN）乘以 31 个可能的因子中的一个因子，这些因子取值范围为 0.2515，他们可以通过 PLL 电路获取。DIV（分频器）模式：输入时钟（CLKIN）处以 2 或 4.当用 DIV 模式时，所有的模拟部分，包括 PLL 电路，都被禁止以使功耗降到最小。二
6、时钟模式设置复位操作之后，时钟操作模式立即由 3 个外部引脚CLKMD1，CLKMD2,CLKMD3 的直来确定。3 个 CLKMD 引脚所对应的模式如表 1 所示，复位之后，软件可编程 PLL 可以被变成设置为所需的模式。下列时钟模式引脚作何可以在复位时开放 PLL：C5402 中是 CLKMD（3-1）=000b 110b.当这些时钟模式引脚被组合式，内部的 PLL 锁相定时器不再激活，因此，系统必须延迟释放复位以保证 PLL 锁存时间的延迟得以满足。CLKMD1 CLKMD2 CLKMD3 CLKMD 复位值时钟模式30 0 0 E007h PLL15，内部振荡器使用0 0 1 9007
7、h PLL10，内部振荡器使用0 1 0 4007h PLL5，内部振荡器使用1 0 0 1007h PLL2，内部振荡器使用1 1 0 F007h PLL1，内部振荡器使用1 1 1 0000h 1/2(PLL 禁止)，内部振荡器使用1 0 1 F0000h 1/4(PLL 禁止)，内部振荡器使用0 1 1 - 保留，旁路模式图表 1用程序设定的的 PLL 的值装载到 16 位的存储器映射（地址 58h）4时钟模式寄存器中（CLKMD） 。CLKMD 寄存器用来定义 PLL 时钟模块的配置。CLKMD 寄存器的各位如图表 2 所示。其功能如表 3 所示。注意，复位时，CLKMD 寄存器由一个
8、预定义的值初始化，这个预定义的值只能由CLKMD(1-3)引脚来确定。15-12 11 10-3 2 1 0PLLMUL PLLDIV PLLCOUNT PLLON/OFF PLLNDIV PLLSTATUSR/W R/W R/W R/W R/W R图表 2当处于 DIV 模式时，PLLMUL，PLLDIV，PLLON/OFF 不必考虑，此时他们的值无定义。位 名称 功能描述15-12 PLLMUL PLL 乘数因子。它与 PLLDIV,PLLNDIV 结合起来确定频率的乘数因子（见表 4） 。11 PLLDIV PLL 除数因子。它与 PLLMUL，PLLNDIV 结合起来去顶频率的乘数因子
9、（见表 4） 。10-3 PLLCOUNTPLL 计数器的值。在 PLL 启动以后，且在PLL 给处理器提供始终以前，该字段用来说明PLL 锁存定时器记录的输入时钟周期（16 个周期增加 1） ， PLL 计数器是递减计数器，有输入时钟 16 分频来驱动，英雌，每输入 16 个时钟，PLL 计数器件 1.PLL 计数器可以保证处理器在 PLL 锁存后才获得的时钟信号，只有有效时钟信号才能送给处理器5PLL 开 /关。该位与 PLLNDIV 结合，用来启用或禁止时钟产生器 PLL 部分。 PLLON/OFF和 PLLDIV 结合起来强迫 PLL 进行操作；当PLLON/OFF 为高时，PLL 的
10、运行不受PLLNDIV 状态的影响2PLLON/OFF PLLON/OFF PLLNDIV PLL 状态0 0 关0 1 开1 0 开1 1 开1 PLLNDIVPLL 时钟产生器选择。确定时钟产生器是工作在 PLL 模式还是工作在除法模式。因此，该位与 PLLMUL 和 PLLDIV 结合起来确定了频率的乘数因子。0 PLLSTATUS PLL 状态。它指明时钟产生器运行的模式。0， 除法模式；1，PLL 模式图表 3下面介绍 PLL 的成熟比率。PLLNDIV PLLDIV PLLMUL 乘数因子0 X 0-14 0.50 X 15 0.251 0 0-14 PLLMUL+11 0 15
11、161 1 0 或偶数 （PLLMUL+1）/21 1 奇数 PLLMUL/4图表 4在对 CLKMD 中的 PLLCOUNT 设初值时，要求值的范围为 0-255，它的时钟是 CLKIN 除以 16，因此产生的锁定时间可以被设为 0-255*16个 CLKIN 周期，PLLCOUNT 十进制初值为：其中 TCLKIN 是输入时钟的周期，锁定时间是所需的 PLL 锁定时间，PLL 锁定时间与 CLKOUT 频率的关系如图 1 所示：图 1第二节 程序一 倍频模式向倍频模式的切换7当需要从一种 PLL 乘数比率转换到另一种乘数比率时，时钟产生器必须在选择新的比率之前先从 PLL 模式转换到 PL
12、L 模式，直接从一种PLL 乘数比率转换到另一种乘数比率是不被支持的。要转换这种频率，需要进行下列步骤的操作：（1） 将 PLLNDIV 位清零，选择 DIV 模式。（2） 查询 PLLSTATUS 位直到获得一个 0.（3） 修改 CLKDM 以设置 PLLMUL,PLLDIV,和 PLLNDIV，获得所需要的乘数因子。（4） 将 PLLCOUNT 位设置成所需要的锁定时间。程序如下：STM #0b,CLKMD ; 转换成 DIV 模式Testststus：LDM CLKMD，AAND #01b,A ；查询 PLLSTATUS 位BC teststatus，ANEQ STM #0000 00
13、11 1110 1111b，CLKMD ；转换到PLL1，使 PLLDIV 位为 0，PLLON/OFF 为 1，状态位为 1；开PLLON/OFF；二 倍频模式向分频模式的切换当从倍频模式向分频模式转换时，PLLCOUNT 延迟不会出现，并且在一个短暂的延迟之后两种模式发生切换。从分频模式向分频模式切换也可通过装载 CLKMD 来完成。PLLNDIV位被清零，选择分频模式，而且 PLLMUL 位被设置已选择所需要的频率乘数因子。对所有的 PLLMUL 值（除 1111b）而言，向分频模式的转换在 6 个8时钟周期加 3.5 个 PLL 周期后生效。对 PLLMUL 去 1111b 而言，向分
14、频模式转换在 12 个 CLKIN 周期加 3.5 个 PLL 周期后生效。行分频模式转换完成后，CLKMD 中的 PLLSTATUS 位读取为零，下面为 PLL3 模式到除 2 模式的时钟转换。程序：STM #0b,CLKMD ;转换成分频模式 TESTSTATUS LDM CLKMD,A AND #01b,A ；查询 PLLSTATUS 位BC TESTSTATUS,ANEQ；判断 A 是否为 0STM #0b,CLKMD ;当 PLLSTATUS 位为 0 时，复位 PLLON/OFF三 分频模式向倍频模式的切换许多情况下可能需要从分频模式向分频模式的转换。但要注意的是，如果从分频模式向
15、分频模式转换时 PLL 没被锁定，那么在模式转换之前一定要有时间延迟，就是设置 PLLCOUNT 位，以保证只有适当的时钟信号提供给器件，因此，再从分频模式向倍频模式转换时，一定要确定PLL 是否被锁定。在上电时、在 PLLMUL 或 PLLDIV 的值修改后、在 PLL 关闭后（即PLLON/OFF=0 是）或在输入参照时钟丢失之后，PLL 不被锁定。从分频模式向倍频模式转换时，把 PLLNDIV 设置为 1，从而激活了PLLCOUNT 可编程锁存定时器，并且这个特点可以用于提供一个实现锁存时间延迟的便捷方法。在 PLL 没有锁定的情况下，除非用一个复位延时来实现锁存时间延迟，或者 PLL 不使用。在分频模式下，一旦 PLLDIV 位被设置，PLLCOUNT 定时器开始从它
