1、时序约束当程序编译出现时序问题，并且影响具体功能实现时采取更强的时序约束，如下图所示：具体解决方式是进行时序约束，以调整时序。具体操作步骤如下：1. 右击 TimeQuest Timing Analyzer 选择 open。打开 TimeQuest Timing Analyzer 如下图所示。右击 Create Timing Netlist，生成网表如下图所示。2. 生成网表后进行时序约束。在 TimeQuest Timing Analyzer 菜单栏下选择constraints 下的 Create Clock。依次进行时钟设置，Targets 需要进行选择。设置完毕如下图，点击 Run 设置
2、完毕。在次选择 TimeQuest Timing Analyzer 菜单栏下选择 constraints 下的 Create Generated Clock，对约束时钟进行设置。设置完毕点击 Run。3. 运行完毕后右击 Write SDC File 选择 Start，如下图将文件保存为comLogic.out。扩展名为.sdc 的文件。4. 将 3 步骤中产生的文件加入工程，重新编译。编译结果如下图，可以看到红色文字全部消失。则时序约束完成。5. 但是在实际应用过程中此时有可能在 Fast 1200mV 0C Model 的 Hold Summary 仍然出现问题（本次结果没有出现问题）如下图所示：此时需要将主菜单下的 Assignments 的 setting 进行设置。由于芯片工艺等问题需要更强的约束，如图所示需要将 Fitter Setting 中的Optimize multi-corner timing 勾选上等操作。这样简单的时序约束就可以完成。
