1、摘要我们提出了一个架构用来实现射频正交振荡器的设计，在此振荡器中由锁相环（PLL）所产生的频率加上（或者减去）由直接数字频率合成系统（ DDS 系统）所产生的频率，这个 DDS 系统很容易重构改变信道间隔和带宽，并且允许几个数字调制方案的实施。根据用户提供的规格，计算机程序会计算 DDS 系统的参数，并且生成数字系统中所用的 VHDL 代码，DDS 的设计是为了得到最小 ROM 空间的正交输出。此 DDS 是通过 FPGA 实现，并在整个频带中具有优良的正交关系的系统。- 1 -引言大部分无线电系统使用具有特定频带的不同的信道，而其它一些系统现在通过使用不同的频带可以适应不同的通信标准，并且具
2、有不同的信道间隔和带宽。本地振荡器通常是由锁相环（PLL）来实现，锁相环可以工作在 GHz 范围内，并且表现出良好的稳定性，但是频率改变很慢 1，一旦设计完成，信道间隔就是不可改变的。直接数字频率合成（DDS）可以在几十 MHz 范围内生成模拟低频信号，但是因为其数字特性，它们非常的灵活，可以快速的改变频率，也可以进行重构。PPL 和 DDS 相结合实现的本地振荡器非常具有优势：它可以运行在高达 GHZ的范围内（由于 PLL 的作用） ，并且通过与 DDS 相结合可以使得信道改变高达几十MHZ，除此之外，还有实现数字调制方案的可能性。例如，此处提出的振荡器非常适合宽带、多频段或者调频应用。我们
3、已经开发出了计算机程序以获取 DDS 系统的参数，此 DDS 系统可以产生作为数字系统一部分的 VHDL 代码。为了使时钟频率保持在合理的值并且减少空间，可以使用带有地址结合的 ROM压缩技术来实现正交输出的 DDS 系统设计。一个 DDS 系统的例子就是其在 ISM 频段被实现，并且准确、正交的性质在整个输出频带被保留。接下来在第 2 节中，我们描述了由 DDS 和 PLL 相结合实现的混合系统，第 3 节介绍 DDS 的设计工具，第 4 节解释正交输出的产生，第 5 节从一个 FPGA 的原型实现中得出实验结果，最后在第 6 节中得到一些结论。1.振荡器架构如图 1 所示，锁相环（PLL）
4、在模拟领域中被用作频率合成器 ，其中鉴相器（PD 通常由混频器实现）用来比较输入参考频率和输出参考频率或者它们的倍数，鉴相器的输出是一个相位差信号，此相位差经低通滤波器平分，然后用来控制压控振荡器（VCO）的输出频率，N 位分频器可以用来产生参考频率几倍的频率。- 2 -图 1 PLL 结构框图锁相环可以合成稳定的高频信号，但是频率调谐仅限于少数的离散频率，当每次频率变化后，PLL 需要 10 个顺序的时钟周期来稳定。在 DDS 系统中，参考频率是控制数字模块的时钟信号，大部分普遍的 DDS 系统如图 2 所示，正弦波形值被存储在只读存储器中,它的地址由圆形累加器决定，并且累加器的步长定义了频
5、率。图 2 DDS 结构框图只读存储器的输出经过 DA 转换器和低通滤波器后被转换到模拟域，并且此DDS 系统很容易被重构，它允许输出频率的快速改变，但是输出频率却被限制在几十 MHZ 的范围内。还有其他的技术可以实现 DDS，我们使用基于 DDS 的 ROM，因为它实现简单，只要是通过合适的技术就可以使 ROM 空间最小化。PLL 和 DDS 的组合很好的继承了这两个系统的特点，所需频率可以通过单边带两个频率的合成来实现，高频通过 PLL 获得，DDS 用来产生微小的频率改变。PLL 和 DDS 的组合已经被呈现在7,8中，但是7中的结构非常的不同，8中应用了两个 DDS 模块，并且可以实现
6、单一的（非正交）的输出。我们提出了哈特利架构，如图 3 所示，它不需要带通滤波器，9中的正交振荡器和混频器可与此处描述的 DDS 相结合。- 3 -图 3 基于哈特利架构的混合合成器可以证明，在图 3 的输出端可以得到信号的上边带或下边带，这取决于是进行加法还是减法操作，因此对于一个给定的 DDS 频率，信道的频率是 PLL 频率的一个边带，并且最终的频率结果可以在两倍的 DDS 频率范围内变化。在本文的剩余部分，我们将专注于正交 DDS 系统的设计，这是新架构的一个关键部分。2.DDS 设计工具为了设计 DDS 系统开发了一套程序，该程序中包含有相应的算法来减少杂散频率，并且产生 VHDL
7、代码。该软件也允许系统仿真以及在时域和频域内对预测结果进行观测。输入的数据是：最小信道间隔，时钟频率，DAC 分辨率和最小的 SFDR（无杂散动态范围） 。三个主要的设计参数决定于：数位累加器，数位地址的 ROM，数位量词。如图 4 所示，为了在各种规范之间获得更好的折中或者警告某种操作的不可能性，使用图形接口来实现与用户的交互是可能的。例如,可以警告的说，有特定的DAC 的 SFDR 规范不能实现。- 4 -图 4 DDS 合成工具的图形接口虽然 DDS 系统的目标是合成系统的数字部分，但是 DAC 和 LPF 也可以因仿真目的而实现。3.正交输出的产生为了减少 ROM 的空间，我们考虑到正
8、弦函数的对称性，通过使用相同的 ROM 空间我们得到正弦输出，因为 cos (x) = sin (x+N/2)。我们描述的正交 DDS 系统的数字部分见图 5 所示。图 5 正交 DDS 的数字部分- 5 -累加器框图包含有 2 个累加器中的一个圆形电源，用来产生序列来编址存储空间，它也可负责产生信号表明样品的象限和标志。图 6 展示了一个更加详细的内存块框图，它包含一个内部有 2W 正弦样本的ROM 和一个内部有奇异样本的寄存器。因为需要一个完整的象限，对应于 2W+1 个状态字。图 6 内存块框图如图 5 所示，当处在负半周期的时候，更改登陆块可以用来改变样本的标识，这个复用块依次为同向和
9、正交的信号标明 ROM 地址，多路复用器用来选择同向或者正交输出。考虑到 DDS 的操作，图 7 代表了主要的信号，因为累加器的位数 n=5，地址位w=3，累加器增量 r=1。基于产生的 VHDL 代码，图 8 显示了两种不同的模拟输出频率，并且这两个频率准确正交。- 6 -图 7 正交 DDS 输出图 8 （a ）f out=30Khz （b）f out=2.08MHZ4.实验结果我们使用了 Digilent 的 D2-SB 开发板和 FPGA 的 Spartan II-E XC2S200E-PQ208来实现 DDS 系统的数字部分，并建立了一个含有分立模拟元件的电路板来实现模拟部分的设计。
10、此 DDS 系统应该能够用来处理几种频率标准，如表 1 所示。除了对于DECT 带宽为 20 兆赫兹外，对其它所有频段带宽均为 25 兆赫兹。我们设计的 DDS系统可以产生 1-12.5MHZ 范围的频率，具有 2KHZ 的分辨率（如上文指出的，信道间隔可以是两倍的 DDS 频率） 。在这个特殊的实现方案中，输出频率的上限范围受限于 FPGA 的最高时钟频率50MHZ，这意味着每一个正交分量都是 25MHZ。由于奈奎斯特抽样定理，使得 DDS 的输出频率限制在 12.5MHZ。表 2 中列出了系统的规格，在 FPGA 中数字部分的实现使- 7 -用表 3 中显示的资源。表 1 电信标准频率规格
11、标准 传输带宽 接受带宽 信道间隔IS-54 824-849 MHZ 869-894MHZ 30KHZIS-95 824-849 MHZ 869-894MHZ 1.25MHZGSM 890-915 MHZ 935-960MHZ 200KHZDECT 1.88-1.9GHZ 1.88-1.9GHZ 1.728MHZ表 2 正交 DDS 规格表 3 在正交 DDS 系统和单一输出系统中用 FPGA 芯片的百分比从表 3 中我们可以看出，内存占用了 FPGA 的绝大部分资源，使用这里提到的技- 8 -术,正交输出的产生仅代表 4%的芯片增长，在某种程度上这种内存的优势是由于FPGA 的组织结构，在
12、ASIC 的实现过程中可能会减少。图 9 显示了一个标准正交关系，由于每期的样本数量少，使得频率精度只能在9.4MHZ 左右，在 ASIC 的实现中这一缺点将被克服，因为在这里更高的时钟频率和更快的数字电路被应用。图 9 fout=195.3KHZ 的正交输出5.结论在本文中我们提出了一个新的架构来实现正交振荡器的设计，此振荡器将 PLL与 DDS 结合来得到一个可运行在不同的通信标准间的数字可重构系统。本文的重点是一个新的正交输出的 DDS 的实现，通过存储一个正弦象限或者为正弦和余弦编址相同的 ROM 区来最大限度的减小空间。我们由此开发了一套程序生成 VHDL 代码实现DDS。使用基于 FPGA 的 DDS 实现的实验结果证实本文所提到的技术的优势。- 9 -
