1、苏州大学本科生毕业设计（论文）- i -基于 AD9854 扫频信号源的设计目 录前言 .2第 1 章 设计思想和方案 .3第 1.1 节 总体设计思路 .3第 1.2 节 MCU 控制器的选择 .3第 1.3 节 信号发生器的选择 .3第 2 章 DDS 技术 .5第 2.1 节 DDS 概述 .5第 2.2 节 AD9854 .7第 3 章 系统设计 .11第 3.1 节 硬件设计 .11第 3.2 节 软件设计 .12第 4 章 系统测试 .13第 4.1 节 测试条件和方法 .13第 4.2 节 测试数据 .13第 4.3 节 误差分析 .14结论 .14参考文献 .15致谢 .15附
2、录 .15附录 1：硬件原理总图 .16附录 2：硬件原始样机 .17附录 3：AD9854 的 PCB 图 .17附录 4：AD9854 模块 .17附录 5：部分源程序 .18苏州大学本科生毕业设计（论文）第 1 页基于 AD9854 扫频信号源的设计【摘要】：DDS 技术是一种先进的频率合成技术，其主要优点是易于程控，相位连续，输出频率稳定度高，分辨率高。DDS 技术与计算机技术和微电子技术在测量仪器中的应用和发展而形成的信号源，具有输出频率稳定、准确，波形质量好和输出频率范围宽等一系列独特的优点。本文介绍的是一种通过 PC 机联合底层单片机 STM32 和DDS（AD9854 ）芯片实
3、现正交扫频信号源的设计，能够输出双端口的正交信号，并可以设置幅度和频率。【关键词】：STM32；直接数字频率合成（AD9854）；频率；相位；幅度Abstract : DDS is an advanced technique on frequency synthesis, whose primary advantages are controlling facility, continuous phase and fine frequency resolution. The application and development of DDS, along with the technique
4、 of computer and microelectronics formulate single generator. This single generator has a series of particular virtues, including the stable frequency of output, high quality waveform and wide modulation bandwidth. This paper introduces a design which is made by a PC, combining the rock-bottom STM32
5、 MCU and (AD9854) DDS chip to realize orthogonal frequency sweep signal source. This design is able to output port pairs of orthogonal signal, and can set the amplitude and frequency.Key words: STM32 DDS（AD9854） Frequency Phase Amplitude苏州大学本科生毕业设计（论文）第 2 页前言当代电子系统常常需要产生如正弦波之类的稳定重复波形，在一些场合，还要求产生信号的频
6、率能准确调节；甚至要求产生多路信号，而且这些信号之间的相位保持确定的关系。DDS 器件采用了高速数字电路和高速 DA 转换技术，具备了频率转换时间短、相对带宽、频率分辨率高、输出相位连续和相位可快速程控切换等优点，可以实现对信号的全数字式调制。而且 DDS 是数字化高密度集成电路产品，芯片体积小、功耗低，因此可以用 DDS 构成高性能频率合成信号源来取代传统频率信号源产品，适应潮流的需求。本文对 AD9854 结构进行了系统分析，在此基础上重点介绍上位机的软件设计和信号源的设计，通过中断改变信号频率。苏州大学本科生毕业设计（论文）第 3 页第 1 章 设计思想和方案第 1.1 节 总体设计思路
7、正交扫频信号源存在两级控制关系，即 PC 机对 MCU 的控制与 MCU 对 DDS 模块的控制。PC 机上用户软件通过中断按键控制着 MCU，而 MCU 通过并行模式控制执行设备。系统结构如图 1-1 所示图 1-1 系统结构第 1.2 节 MCU 控制器的选择1.2.1. 方案一： AT89C51AT89C51 是一种带 4K 字节闪烁可编程可擦除只读存储器的低电压，高性能的CMOS8 位微处理器，该器件采用 ATMEL 高密度非易失存储器制造技术制造，与工业标准的 MCS-51 指令集和输出脚兼容。由于将多功能 8 位 CPU 和闪烁存储器组合在单个芯片内，AT98C51 是一种高效的控
8、制器，但是其运行速度慢，集成度低，功能少，功耗高。1.2.2. 方案二：STM32STM32 系列 32 位闪存微控制器使用来自于 ARM 公司具有突破性的 Cortex-M3 内核，该内核高集成度、高性能、低功耗、中断事件的响应比以往更迅速，具有出众的控制和联接能力。STM32 引入操作系统不仅在软件方面更加的方便安全高效，而且在硬件方面把 LED 等大量控制器集成到片子上，可以实现 AT98C51 不能完成的功能。选方案二。第 1.3 节 信号发生器的选择1.3.1. 方案一：AD9851基于 DDS 技术的 AD9851 的扫描信号源，通过 STM32 对 AD9851 的频率控制字进行
9、控制，产生扫描的正弦波。AD9851 是一种高度集成的、内部速度快、D/A 转换器及比较器性能高的设备，其使一个数字可编程频率合成器和时钟发生器功能化。当参照准确的时钟源，AD9851 可产生一个频率和相位稳定且可数字化编程的模拟正弦波。此正弦波可直接用作时钟源，在其内部转化为方波成为灵活的时钟发生器。但是正交扫频信号源需要通过两片 AD9851 由 STM32 控制调整相位产生两路正交的正弦波，实现扫频结构以及编程偏复杂。苏州大学本科生毕业设计（论文）第 4 页1.3.2. 方案二：AD9854AD9854 同样采用 DDS 技术能够满足高精度、高速度、高分辨率等要求，其输出效果好，内部高速
10、、高性能的正交 D/A 转换器、比较器以及能实现数字合成的正交的 I 和Q 路输出。2 个 DAC 都是差分电流型输出，都可以实现频率、幅度和相位的独立控制，完成扫频、调制和 OSK 等功能。一般情况下，DDS 时钟的 40为实际输出波形的最高频率，正弦信号输出经过外部平滑滤波后，可以通过内部比较器转化成方波，用于时钟信号输出正交扫频信号源由 STM32 控制单片的 AD9854 输出正交信号，编程方便，电路简单。选方案二苏州大学本科生毕业设计（论文）第 5 页第 2 章 DDS 技术第 2.1 节 DDS 概述2.1.1. 频率合成技术频率合成技术在本世纪 30 年代开始提出，它的发展己经有
11、 70 年的历史。在这 70 年的历史中，大致可以分成三个发展阶段:直接式频率合成技术，锁相环频率合成技术以及直接数字频率合成技术(Direct Digital Synthesis，简称 DDS)。其中直接式频率合成的频率转换速度快，输出频带宽，可达上千兆赫，频率分辨率可达微赫兹量级，但由于非线性器件引入的杂波成分较多而且很复杂，因此需要大量的滤波器。锁相环式频率合成结构简单、易于集成、输出频带宽、频谱纯度好，但锁相环本身是一个闭环的反馈系统，所以鉴相频率(频率分辨率) 与频率转换时间的矛盾难以解决。DDS 完全不同于我们己经熟悉的直接频率合成技术和锁相环频率合成技术。它是一种应用数字技术产生
12、信号波形的方法。DDS 技术建立在采样定理的基础上，它首先对需要产生的信号波形进行采样和量化，然后存入存储器作为待产生信号波形的数据表。输出信号波形时，电路在一个高稳定时钟信号控制下从数据表中依次读出信号波形的数据，产生数字化的信号，这个信号再通过 DAC 转换成所需的模拟信号波形。相对于其它信号波形产生技术，DDS 技术具有输出信号的采样频率固定、频率稳定性高、信号频率转换时间短、输出相位连续、全数字化、可编程和易于控制等优点。其频率分辨率可以达到 1-3Hz，甚至更低。而且频率转换速度快，可小于 100ns，特别适宜用在跳频无线通信系统。其相位噪声主要决定于参考时钟振荡器。目前，DDS 系
13、统的时钟频率己经超过了 1.6GHz，其输出频率已高达 800MHz。除此之外，由于 DDS 技术是利用查表法来产生波形的，所以它也适用于信号发生器。这是DDS 技术另一个非常重要的应用。2.1.2. DDS 基本原理DDS 的基本大批量是利用采样定量，通过查表法产生波形。DDS 的结构有很多种，其基本的电路原理可用图 2-1 来表示。图 2-1 DDS 基本电路原理DDS 中核心是一个相位累加器，它由 N 位加法器与 N 位累加寄存器级联构成。工作苏州大学本科生毕业设计（论文）第 6 页初系统将 DDS 输出频率对应的相位增量值 M 存储在频率控制寄存器中，每来一个时钟脉冲 ，系统从频率控制
14、器中取出相位增量值 K，并与累加寄存器输出的累加相位数据相加，把相加后的结果一方面送到累加寄存器的数据输入端，使加法器在下一个时钟脉冲的作用下继续与相位增量值相加。相位累加器的相位累加为循环迭加，这样使得输出信号的相位是连续的。相位累加器进行线性相位累加，累加至满量时产生一次计数溢出，这个溢出率即为输出信号的频率。频率控制字内的相位增加量越大，相位累加器的溢出率越高，输出信号的频率越高。另一方面输入到正弦查询表的地址上。正弦查询表包含一个周期正弦波的数字幅度信息，每一个地址对应正弦波 0-360范围的一个相位点。查询表把输入的地址相位信息映射成正弦波幅度信号，驱动 D/A 转换器将数字量形式的
15、波形幅值转换成所要求合成频率的模拟量形式的波形。低通滤波器用于滤除不需要的取样分量，以便输出频谱纯正的正弦波信号。其信号波形的原理可用图 2-2 来表示图 2-2 DDS 产生的波形原理图如果相位累加器的位数为 N，频率控制字内的相位增量为 K，参考时钟频率为 ，周期为 T，每经过 2N/K 个参考时钟后回到初始状态，相应的正弦查询表经过一个循环回到初始，则DDS 系统输出信号的频率为:0=*K/2 N；输出信号的周期:T0=T*2 N/K；输出信号的频率分辨率为:=/2 N。输出频率受抽样定理的限制最大只能达到参考时钟频率的一半。DDS 芯片的时钟由晶振提供，由于参考时钟频率固定，则输出信号
16、中谐波频率固定，在整个频段内只需一个低通滤波器。DDS 系统的工作类似于数字分频电路，输出信号的频率稳定度等于参考时钟的频率稳定度，即可以达到晶振的频率稳定度。数据表中的数字幅度信息受 DAC 分辨率的限制，一般都低于相位累加器的位数，所以取相位累加器的高位输出做数据表的地址输人。这里以相位累加器的位数 N=48，数据表的地址位为 12位，即信号波形的存储点数为 40%点来说明。在相位增量 K 选不同的数值时，作为数据表地址输人的相位累加器高位输出变化不相同，相位累加器的累加结果所产生的影响也苏州大学本科生毕业设计（论文）第 7 页不相同。当相位增量 K236 时，相位累加器每累加一次，用作数
17、据表地址输人的相位累加器输出的高 12 位将发生变化，这样输出一个完整周期的波形点数就少于 4096 点。当相位增量 K236 时，用作数据表地址输人的相位累加器输出的高 12 位将不发生变化，甚至是在几个连续时钟作用下相位累加器输出的高 12 位都将不发生变化，重复输出一个同样的波形幅度数据，这样输出一个完整周期的波形点数就大于 4096 点。在相同参考时钟频率下，输出一个完整周期的波形点数的变化使得信号输出周期/频率发生改变。恰当地选择相位增量 K 的值,就可以获得所需要的输出信号频率2.1.3. DDS 特性DDS 在相对带宽、频率转换时间、相位连续性、正交输出以及集成化等一系列性能指标
18、方面远远超过了传统频率合成技术，为系统提供了优于模拟信号源的性能。其主要优点如下：（1）输出频率相对带宽较宽（2）频率转换时间短（3）频率分辨率极高（4）相位变化连续（5）输出波形的灵活性（6）由于 DDS 中几乎所有部件都属于数字电路，易于集成，功耗低、体积小、重量轻、可靠性高，且易于程控，使用相当灵活，因此性价比极高。DDS 也有局限性，主要表现在：（1）输出频带范围有限（2）输出杂散大第 2.2 节 AD98542.2.1. AD9854 原理AD 公司采用 DDS 技术生产的 AD9854 功能框图如图 2-3苏州大学本科生毕业设计（论文）第 8 页位相位偏置字 参考频率倍频器频率累加
19、器相位累加器波形存储器频率控制字 ， 以及频率控制逻辑程序寄存器 位频 率转 换字逆 s i n c 滤波器位幅度调制数据数字乘法器上升和下降边沿乘法器 端口缓冲器 程序更新时钟 位 位 位控制数据位地址 总线位数据 总线时钟模式参考时钟输入 更新双向寄存器更新信号读信号写信号串行 并行选择 复位电源 地比较器输入模拟信号输出模拟信号输出比较器输出图 2-3 AD9854 功能框图AD9854 片内集成了 48 位频率累加器、48 位相位累加器、正余弦波形表、两个 12 位高性能正交 D/A 转换器以及调制和控制电路 ,其能够在单片上完成频率、相位、幅度的调制以及 IQ 正交调制等功能。在高稳
20、定度时钟的驱动下, AD9854 通过数字化编程将产生频率、相位、幅度高稳定的正弦和余弦信号 , 作为本振用于通信，雷达等方面。AD9854的 DDS 核具有 48 位的频率分辨率（在 300M 系统时钟下，频率分辨率可达 1uHZ） 。输出 17 位相位截断保证了良好的无杂散动态范围指标。同时, AD9854 内部还含有可编程控制的时钟乘法器 , 这可以使较低频率的振荡器通过乘法电路实现从 4 到 20 的整数倍频为系统时钟信号，其内部时钟速率最大可达 300MHz。当系统时钟为 300MHz 时，输出信号的频率分辨率仍可达 0.OO1Hz。它的电路结构使得它的最大输出频率为 15OMHz，
21、输出频率调节速率达每秒 100M 次新频率。输出的正弦波信号还可以通过片内高速比位的相位分辨率，即最高相位分辨率为 360/214。在信号幅度控制方面， AD9854 具有 12 位数字乘法器，提供 12 位的输出幅度调整率。AD9854 的 300M 系统时钟可以通过 4X 和 20X可编程控制电路由较低的外部基准时钟得到，降低了对外部时钟在工作频率方面的要求。2.2.2. AD9854 模块外接引脚AD9854 模块的外接引脚排列如图 2-4 所示, 各个引脚的功能描述如表 2-1 所示。苏州大学本科生毕业设计（论文）第 9 页图 2-4 AD9854 外接引脚排列表 2-1 AD9854
22、 引脚功能引脚名称 引脚及配置D7-D0 8 位双向并行编程数据输入。只用于并行编程模式。A5-A0 编程寄存器的 6 位并行地址输入。只用于并行编程模式。当使用串行编程模式时 A0，A1，A2 使用它们各自的另一个功能S/P SELECT 串行编程模式（逻辑低）和并行编程模式（逻辑高）之间的选择。MASTER RESET 为用户编程来初始化串行/并行编程总线，用表 IV 中的默认值来设置编程寄存器为“do-nothing” 状态。激活时为逻辑高。为了正确运行必须在启动时就定义此引脚。A2/IO RESET 串行通讯总线的 I/O 复位信号。由于不合适的编程协议而造成无应答就会产生此复位信号。
23、用这种方式复位串行总线不会影响之前编好的程序，也不会唤醒 “默认”编程值。此脚工作状态为高。A1/SDO 当使用 3 线串行通讯模式时的单向串行数据输出。A0/SDIO 当使用 2 线串行通讯模式时的双向串行数据输入/输出。在设计中只用其并型模式。设计中将其与 MSP430F149 的 P4 口相连。I/O UD CLK 双向 I/O 刷新时钟。用作控制寄存器选择方向。若选择作为输入，则会在上升沿时把 I/O 端口缓冲器的内容传送到程序寄存器。若作为输出（默认），则在 8 个系统时钟周期期间的输出脉冲（低到高）就表明一个内部频率刷新已经发生了。/SCLKWR写并行数据到 I/O 端口的缓冲器。
24、复用功能为 SCLK，即串行程序总线的串行时钟信号。数据在此时钟信号的上升沿时被寄存。当使用并行模式时此引脚为为 。模式选择是由引脚 70 来决定的。WR/CSBD从程序寄存器读并行数据。复用功能为 CSB，即串行程序总线的片选信号。激活状态为低。当使用并行模式时此引脚为 。FSK/BPSK/HOLD 多用引脚，根据程序控制寄存器的运行模式选择来使用。若在 FSK 模式，逻辑低选择 F1，逻辑高选择 F2。若在 BPSK 模式，逻辑低选择相位 1，逻辑高选择相位 2。 若为 Chirp 模式，逻辑高表示 HOLD 功能，并使频率计数器在其当前的位置暂停。为了恢复或者开始 Chirp 模式，应事先声明逻辑低。SHAPED KEYING 此引脚首先必须被程序控制寄存器选择好功能。逻辑高将使 I 和 Q DAC 的输出在预编程下从 0 比例迅速到满比例放大，逻辑低则相反。2.2.3. AD9854 工作过程（1）要保证上电后复位，MASTER RESET 高有效，至少持续 10 个系统时钟周期。（2）选择参考信号输入方式，若采用单端输入方式，REFCLKB 应接电源或地。若采用多片 9854 产生多个相位相互关联的正弦波，则应该选用差分输入模式，这样可以减小各个 DDS 参考时钟间的相位误差。
