1、1北京邮电大学 20062007 学年第二学期数字电路与逻辑设计考试试题考试注意事项一、学生参加考试须带学生证或学院证明，未带者不准进入考场。学生必须按照监考教师指定座位就坐。二、书本、参考资料、书包等与考试无关的东西一律放到考场指定位置。三、学生不得另行携带、使用稿纸，要遵守北京邮电大学考场规则 ，有考场违纪或作弊行为者，按相应规定严肃处理。四、学生必须将答题内容做在试卷上，草稿纸上一律无效。地方不够时做在背面，并在前面标明。考试课程数字电路与逻辑设计考试时间 2007 年 6 月 3 日题号 一 二 三 四 五 六 七 八 总分满分 10 20 10 15 15 10 10 10 100得
2、分阅卷教师一判断题：(10 分) （在本题下方的表格中对应题号填入或）（1.电路的输出仅取决于电路当前的输入，该电路为组合逻辑电路。（2.由与、或、非门电路构成的逻辑电路一定是组合逻辑电路。3.TTL 与非逻辑门的某输入端悬空时，可认为输入是逻辑“1” 。4. 若让 TTL 电路的某输入端接低电平，可直接接地或通过任意阻值的电电阻接地，5. OC 门的输出相互连接并接上拉电阻后，实现“线或”功能。6. 米里 (Mealy) 型时序逻辑电路的输出取决于输入信号和触发器的状态。7. 4 个触发器不一定能够构成长度为 11 的移位型序列信号发生器。8. 状态简化中，若 S1、 S2 两状态的输出不同
3、，则 S1、S 2 两-装-订-线-班级： 学号： 班内序号： 姓名：2状态肯定不等价。9. 实现模值为 11 的计数器至少需要 4 个触发器。10. TTL 门输出最大拉电流能力是指输出低电平时流入输出端的最大允许电流。1 2 3 4 5 6 7 8 9 10 二选择填空题（20 分，每空 2 分） （将正确答案填入本题下方的表格中，可能为多选题。 ）1若输入 AB 均为 1 时，输出 F0，否则输出 F1，输入和输出之间的逻辑关系为：（ C ） 。 （A）异或 (B) 同或 (C) 与非 (D) 或非2在图 2-1 的 TTL 门电路中，输出为高电平的有（ D ）（A）. （B）. （C）
4、.（D）图 2-13. JK 触发器在时钟脉冲的作用下，如果要使 ，则输nQ1入信号 JK 应为 ACD 。A， B， 1KJ nnKJ,C， D，nnQ, 14函数 的最简或与式为：( )(CA(FA )(A) (B)B D)ACBF3(C) (D)CDABF BCDAF5已知某 TTL 门电路的输出端最大灌电流负载能力为 4mA，最大拉电流负载能力为 2mA。其输入端低电平的输入最大电流为-1mA(流出输入端)，输入端高电平时的输入最大电流为 0.1mA(流入输入端 )，该门电路的扇出系数为：（ B ）(A) 40 (B) 4 (C)20 (D) 26十进制数 58 对应的等值二进制数是
5、B （A）(101011) 2 （B）(111010) 2 （C）(110011) 2 （D）(100010)27用以下 C 电路构成模 8 计数器时，实现脉冲分配器的译码电路最简单?(A)同步计数器 (B)异步计数器 (C)环形计数器 (D)扭环形计数器8. 逻辑函数（ )()()()( CBACBABAFB、D ） 。(A) (B) (C) (D)4,321(M)7,65(m)4,321(m)(9. 逻辑函数为 ，判断当输89,56D,F入变量 ABCD 分别从:(1) 01101100，(2) 01110010 变化时是否存在功能冒险。（A）.不存在，存在 （B）.存在，存在 （C）.存
6、在，不存在 （D）.不存在,不存在10. 在进行异步时序电路的分析时，由于各个触发器的时钟信号不同，因此应该把时钟信号引入触发器的特征方程，对于 D触发器，正确的是：( A )A. ; B. ;CPQn1n CPQ1nC. ; D. D1 2 3 4 5 6 7 8 9 10C D ACD A B B C B,D A A三组合逻辑分析设计 （10 分）4逻辑电路见图 3-1，输入变量为 A、B、C、D（包括反变量），输出端为 F。要求：（1）根据逻辑图写出输出 F 的表达式。（2）采用卡诺图法简化该电路，写出最简与或表达式。 （3）用最少的或非门实现上述逻辑函数，画出逻辑图。 & 1&BDA
7、CF图 3-1答案（1） （ ） （3 分）DBCABDF（2） （ ） （4 分）（3） （3 分） 1 1 1CDBDF四中规模组合逻辑分析及状态机设计（15 分）1. 中规模组合逻辑分析（10 分）由 3：8 线译码器和与非门构成的函数发生器如图 4-1 所示，译码器输出为低电平有效。写出函数 F1、F 2 的最小项表达式。51Y236Y0547& &F 1 F 23 : 8 线译码器A2A1A0A BC图 4-1答案： CBACBAYF 7653221每个表达式各 5 分2. 状态机设计(5 分)设计一个 3 位串行数据奇偶检测器，仅当输入到第三位且为奇数个 1 时，输出 Z=1。其他
8、情况下 Z=0（代码不重叠使用） 。画出原始状态转移图（不用状态简化） 。答案：（答案如下图，给 5 分。若标注输出、输入有错误，根据错误多少扣 1-3 分） 。AB CD E1 / 01 / 10 / 00 / 00 / 01 / 01 / 00 / 00 / 11 / 0五中规模组合逻辑设计（15 分）试用八选一数据选择器实现表 5-1 所示的逻辑功能。数据6选择器的 A2A1A0 为地址输入端，D 0D 7 为数据输入端，要求使用 A2A1A0 分别接输入信号 ABC。数据选择器的输出逻辑函数式为： 0210120210()()()YA34521062107210()()()DAD要求完
9、成：（1）在给出的真值表中填入输出值（表 5-2） ；（2）在图 5-1 所示片脚图上标明 D0D 7 的输入信号。表 5-1BA Z 00 CD 10 01 DC 11 D0 D1 D2 D3 D4 D5 D6 D7A2A1A0ABC YZ数 据 选 择 器表 5-2 图 5-1A B C D Z 0 0 1 0 0 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 1 1 0 1 1 7答案：A B C D Z 0 0 0 0 1 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 0 1 0 0 1 0 1 0 1 0 0 1 1 0 0 0 1 1 1 0
10、 1 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 1 0 1 1 1 0 0 1 1 1 1 1 D0 D1 D2 D3 D4 D5 D6 D7A2A1A0ABCYZ数 据 选 择 器六同步时序电路分析（10 分）图 6-1 为一同步时序电路，（1）作为计数器时，该电路为几进制计数器？（2）作出状态转移图。（3）能否自启动？ （4）作为序列信号发生器时，从 Q2 输出的信号序列是什么？（设初始状态为 000）1 D C 11 D C 11 D C 1C P2Q&0F F0F F1F F28图 3-8答案：（1）5 进制（3 分）（
11、2）能自启动（2 分）（3）状态转移图：（2 分）70 1354 62（4）输出序列为：00011，00011， （3 分）七中规模时序逻辑设计（10 分）74LS561 为四位二进制同步加法计数器。功能表如表 7-1所示（Q D 为高位输出） 。其中 为输出高阻控制端， 为OCRCO与时钟同步的进位输出，进入 1111 状态后由 端输出负脉冲。表 7-1 74LS561 功能表OCSLADSCLRAPD C B A QD QC QB QA1 X X X X X X X X X 高阻000 1X 01 11 1Xd c b ad c b ad c b ad c b a00X XX X0 1X
12、0XX X X XX X X X0 0 0 00 0 0 00 1 1 1 1 X X X X 加法计数请使用最少外围逻辑器件，采用同步预置法、异步复位法分别实现九进制计数器，在对应的图上画出连接线；标出控制端的电平、预置法（ 作为预置控制信号）实现时的预置值；采RCO用复位法实现计数器时，外部器件要求使用与非门。9AQBCDROLSSLPAQBCDROLSSLP同步预置 异步复位答案： AQBCDROLSSLOP0 1 1 1 1 C P 1 同步预置有 10 个端口需要标注或连接，每个端子正确给 0.5 分AQBCDROLSSLOPC P 1 1 1 &异步复位有 5 个端口需要标注，每个
13、端子正确给 0.5 分，与非门连接正确给 2.5分。10八序列信号发生器分析（10 分）图 8-1 为四位二进制可逆计数器 74LS169 和数据选择器构成的序列信号发生器，表 8-1 为 74LS169 的功能表（ 为RCO进位/ 借位输出） 。（1） ，分析下图中 74LS169 构成的计数器的计数周期，并画出状态转移图。（2） ，写出输出端 Y 的信号输出序列。表 8-1 74LS169 的功能表_ENP_DU/ AQBCD保持原状态011加计数001LK1预置减计数_T+001_OAAQBCD_/U345611 01 41 31 21 1LK9 O7 _R1 57 4 L S 1 6 92ENTP 1 C PD7D6 D5 D4 D3 D2 D1 D0A0A1A2 1 八选一 M U XY图 8-1答案：（1）周期14（3 分） ，使用状态为：234567891011121314152（2 分）
