1、1第 8 章 存储器及其接口本章学习目标:掌握半导体存储器的分类 、组成及组成部件的作用及工作原理、读/写操作的基本过程。 掌握 SRAM、DRAM 芯片的组成特点、工作过程、典型芯片的引脚信号、了解 DRAM 刷新的基本概念。 掌握半导体存储器的主要技术指标、芯片的扩充、CPU 与半导体存储器间的连接。 了解 Cache 的基本概念、特点、在系 统中的位置。 8.1. 简介存储器就是用来存储程序和数据的，程序和数据都是信息的表现形式。按照存取速度和用途可把存储器分为两大类：内存储器（简称内存，又称主存储器）和外存储器。存储器的容量越大，记忆的信息也就越多，计算机的功能也就越强。0000H 0
2、001H 0002H XXXXH 读 写 控 制 总 线 数 据 总 线 地 址 译 码 器 地 址 内 容 地 址 总 线 存储器的逻辑结构示意图28.1.1 半导体存储器的分类 1RAM 的种类：在 RAM 中，按工艺可分为双极型和 MOS 型两大类。用 MOS 器件构成的 RAM，可分为静态 RAM 和动态RAM 两种。2ROM 的种类：1）掩膜 ROM；2）可编程的只读存储器 PROM；3）可擦除的 EPROM；4）电擦除的 PROM；5）快速擦写存储器 Flash Memory 又称快闪存储器半导体存储器 只 读 存 储 器 ROM 随 机 读 写存 储 器RAM 掩 膜 ROM 可
3、 编 程 ROM （ PROM） 可 擦 除 ROM （ EPPROM） 电 擦 除 ROM （ E2PROM） 静 态 RAM （ SRAM） 动 态 RAM （ DRAM） 3半导体存储器的分类半导体存储器的主要性能指标（1）存储容量 （2 ）存储速度（3）只读性 （4）功耗（ 5）易失性 （6 ）价格（7）可靠性 半导体存储芯片的一般结构译码方式:单译码方式, 双译码方式48.2. 随机存储器(RAM)8.2.1 静态存储器 SRAMX地 址 译码 线 D0 DO (I/O) 接 Y地 址 译 码 器 (I/O) T6 T5 VCC （ +5V） A B T1 T2 T3 T4 T7 T
4、8 六管基本存储电路单元8.2.2 动态存储器 DRAMD 数 据 线 ES C 字 选 线 T1 8.3. 只读存储器ROM, PROM, EPROM, EEPROM, FLASH MEMORY8.4. CPU 与存储器的连接 CPU 与存储器的连接时应注意的问题总线驱动能力52. 时序配合CPU 的时序与存储器的存取速度之间的配合.3. 数据线的连接4. 地址线的连接(1) 全译码法(2) 部分译码法(3) 线选法5. 读写控制线的连接CPUM6. ROM 与 RAM 地址分配8.4.2 地址译码器1. 74LS138 译码器A B C G2A G2B G1 Y7 GND VCC Y0 Y
5、1 Y2 Y3 Y4 Y5 Y6 1 16 2 15 3 14 4 13 5 12 6 11 7 10 8 9 74LS138 的真值表2. 译码器的应用6(1)数据宽度扩展(无译码器)用 10241 位的芯片组成 1024x8 RAM 的方框图A0 A9 D0 D7 8 I/O 7 I/O 6 I/O 5 I/O 4 I/O 3 I/O 2I/O 110241 I/O 地址线 数据线 (2)单元数扩展(用地址线高位进行译码,用于选择芯片)用 8K8 位的芯片组成 64Kx8 存储器方框图(3)数据位宽度扩展,单元数扩展用 2564 位的芯片组成 1024x8 RAM 的方框图7A8 A9 A
6、0 A7 D0 D7 地址线 数据线 A0 CE 4 I/O A0 CE 32564 A7 I/O A0 CE 6 I/O A0 CE 52564A7 I/O A0 CE 8 I/O A0 CE 72564A7 I/O A0 CE 2 I/O A0 CE 12564 A7 I/O 译码器 (4)1Kx4 RAM 芯片组成 4Kx8 存储器(线选法)(5) 1Kx4 RAM 芯片组成 4Kx8 存储器(部分译码法)8(6) 1Kx4 RAM 芯片组成 4Kx8 存储器(全译码法)3. PROM 地址译码器4. PLD 可编程译码器8.4.3 16 位微机系统中的内存储器接口/BHE, A0 组合
7、来选择 2 个存储体：偶存储体、奇存储体 98.4.4 32 位微机系统中的内存储器接口/BE0，/BE1，/BE2，/BE3，/MWTC 组合选择 4 个存储体以决定进行 8 位，16位，32 位操作。8.4.5 64 位微机系统中的内存储器接口/BE0，/BE1，/BE2， 。 。 。/BE7，/MWTC 组合选择 8 个存储体。8.5. 高速缓冲存储器Cache1. 什么是 Cache?2. 为什么要用 Cache?CPUCache主 M虚 M用多级的的存储结构解决价格速度容量的平衡。3为什么用 Cache 可以提高 CPU 对存储器的读写速度？程序局部性原理。8.5.1 Cache 工作原理1. Cache 及主 M 地址组成的部分主存有 n 条地址线,主存容量为 2n ;把主存划分为大小相等的 2m 块, 每块有 2n-m (=2r)个单元。10Cache 有 p 条地址线,主存容量为 2p ;把主存划分为大小相等的 2c 块, 每块有 2p-c (=2r)个单元;主 M 中的某一块放入 Cache 中的某一块中。块号的变换。
