1、11，用数据流描述方式应注意的问题是什么？1，X 状态的传递问题2，限制问题数据流描述是建立在用并行信号赋值语句描述的基础上，当语句中一输入信号的只发生变化时，复制语句就被激活2，写出 VHDL 中描述始终上升沿，下降沿语句（一共 8 句）下降沿：1，CLK=0 AND CLKLAST_VALUE=”1”2，FALLING_EDGE(CLK) 3,CLKEVENT AND CLK=0 4,CLKEVENT AND(CLK=0)AND (CLKLAST_VALUE=1)上升沿：1，CLK=1 AND CLKLAST_VALUE=”0”2，RISING_EDGE(CLK) 3,CLKEVENT A
2、ND CLK=1 4,CLKEVENT AND(CLK=1) AND (CLKLAST_VALUE=0)【选择】3，用原理图编辑层次化设计方法中将已设计好的功能模块包装成原件的命令式什么？FAIL-CREAT/UPDATE-CREAT SYMBOL FILE FOR CURRENT.FILE【选择】4 结构体描述的是内部功能【选择】5 不完整的 IF 语句实现什么样的逻辑电路？（时序电路）时序电路=组合电路 +有储能元件 组合电路= 逻辑上输出总是当前输入状态的函数不完整的 IF 语句，默认将不完整的只锁存，股实现的是时序电路【选择】6，信号的更新时什么时候完整的，跟进程用什么关系？信号的复制
3、要有一个延时，只有在延时以后，才能更新，在进程中，所有信号复制操作几乎是在同事完成的，且是在执行到 END PROCESS 是才会发生当在进程中存在同一信号有多个复制源实际复制时是最接近 END PROCESS 的语句的信号【选择】7，对于数据类型中，看了一直接引用而不必声明的是哪一个？VHDI 标准中规定标准库 STD 和工作库 WORK是默认打开的 BIT 数据类型在 STD 中不必声明【选择】8 波形文件的后缀名为.vmf；VHDL 的文件名后缀是.vhd【选择】9 进行编译的要求哪三个名字是相同的？工程名，文件名，实体名【选择？】10，FPGA 的结构和工作原理是什么？FPGA 即现场
4、可编程门阵列，是大规模可编程逻辑器件，结构为查找表逻辑结构，即可编程的查找表结构，大部分 FPGA 采用基子 SRAM 的查找表逻辑形成结构，就是用 SRAM 来构成逻辑函数发生器，一个 N 输入 LUT 可以实现 N 个输入变量的任何逻辑功能11，EDA 的设计流程是什么？当中的综合是什么样的过程？当中的关系是否唯一？自顶而下：设计输入（原理图/HDL 文本编辑）-综合-FPGA/CPLD 适配-时序与功能门级仿真-FPGA/CPLU 编程下载- 硬件测试（综合就是把抽象设计层次中的一种表示转化成另一种表示的过程）综合是将电路的高级语言转换成低级的，可与 FPGA/CPLU 的基本结构相映射
5、的网表文件互程序，这种过程不是唯一的，综合的优化也不是单方向的【选择】12，EDA 的设计当中，CPLU 的设计流程是什么？原理图/HDL 文本编辑输入-功能仿真- 综合优化- 综合后仿真-实现-时序仿真及验证- 调试与加载配置【选择】13，CPLU 通过什么样的逻辑实现它的逻辑功能？CPLU 是基于乘积项的可编程结构实现基逻辑功能，FPGA 可编程的查找表结构【选择】14，IP 核设计当中，软 IP 核是用 VHDL等硬件描述语言的功能块，并不涉及用什么具体电路元件实现这些功能固 IP 核是完成了综合的功能块，硬 IP 核提供设计的最终阶段产品【选择】15，信号可不可以带进程？为什么？信号可
6、以带进程，在整个结构体内的任何地方都能适用，变量 VARIABLE 只能在定义的进程中使用【选择】16，WORK 工作库，IEEE, 常用资源库，STD，VHDL 标准库【选择】17 在状态机编码中，以为热吗编码方式就是用几个触发器来实现具体几个状态的状态机，所用触发器最多【名词解释】18，LPM 参数可设置模块库； RTL:寄存器传输级2IEEE：常用资源库的设计库名；LAB：逻辑阵列块ASIC:主要指用于某一专门用途的集成电路器件19,7 段共阴极，LED 段译码器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY VECLTS ISPORT L
7、A:IN STD_LOGIC_VECTOR(5 DOWNTO 0);LEDTS:OUT STD_LOGIC_VECTOR(6 DOWNTO 0);END;ARCHITECTURE ONE OF VELTS ISBEGIN PROCESS(A)BEGINCASE A IS WHEN”0000”=LEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSLEDTSNULL;END CASE;END PROCESS;ENDL;FPGA 的配置文件又分为 bit 文件和 mcs 文件，bit 是通过 JTAG
8、接口进行配置的，mcs 文件是通过 SPI 或 BPI接口进行配置的。20，计数器清零，大于 9，清零进位LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT10 ISPORT (CLK,RST,EN:IN STD_LOGIC;CQ:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);COUT:OUT STD_LOGIC） ；END CNT10;ARCHIECTURE BEHAV OF CNT10 ISBENGIN PROCESS (CLK,RST,EN)VARIABLE CQI: STD_LOGIC_VECTOR (3 DOWNTO 0);BENGINIF RST=1 THEN CQI:=(OTHERS=0);ELSIF CLK EVENT AND CLK =1 THENIF EN=1 THENIF CQI0);END IF;END IF;END IF;IF CQI=9 THEN CONT=1;ELSE COUT=0;END IF;CQ=CQI;END PROCESS;END BEHAV;
