第2章DSP芯片的基本结构和特征.doc

1、11第 2 章 DSP 芯片的基本结构和特征2.1 引 言可编程 DSP 芯片是一种具有特殊结构的微处理器，为了达到快速进行数字信号处理的目的，DSP 芯片一般都具有程序和数据分开的总线结构、流水线操作功能、单周期完成乘法的硬件乘法器以及一套适合数字信号处理的指令集。本章将首先介绍 DSP 芯片的基本结构，然后介绍 TI 公司的各种 DSP 芯片的特征，最后简要介绍其他公司的 DSP 芯片的特点。2.2 DSP芯片的基本结构为了快速地实现数字信号处理运算，DSP 芯片一般都采用特殊的软硬件结构。下面以TMS320 系列为例介绍 DSP 芯片的基本结构。TMS320 系列 DSP 芯片的基本结构

2、包括：（ 1）哈佛结构；（2）流水线操作；（3）专用的硬件乘法器；（4）特殊的 DSP 指令；（5）快速的指令周期。这些特点使得 TMS320 系列 DSP 芯片可以实现快速的 DSP 运算，并使大部分运算（例如乘法）能够在一个指令周期内完成。由于 TMS320 系列 DSP 芯片是软件可编程器件，因此具有通用微处理器具有的方便灵活的特点。下面分别介绍这些特点是如何在 TMS320系列 DSP 芯片中应用并使得芯片的功能得到加强的。2.2.1 哈佛结构哈佛结构是不同于传统的冯诺曼（Von Neuman）结构的并行体系结构，其主要特点是将程序和数据存储在不同的存储空间中，即程序存储器和数据存储器

3、是两个相互独立的存储器，每个存储器独立编址，独立访问。与两个存储器相对应的是系统中设置了程序总线和数据总线两条总线，从而使数据的吞吐率提高了一倍。而冯诺曼结构则是将指令、数据、地址存储在同一存储器中，统一编址，依靠指令计数器提供的地址来区分是指令、数据还是地址。取指令和取数据都访问同一存储器，数据吞吐率低。12在哈佛结构中，由于程序和数据存储器在两个分开的空间中，因此取指和执行能完全重叠运行。为了进一步提高运行速度和灵活性，TMS320 系列 DSP 芯片在基本哈佛结构的基础上作了改进，一是允许数据存放在程序存储器中，并被算术运算指令直接使用，增强了芯片的灵活性；二是指令存储在高速缓冲器（Ca

4、che）中，当执行此指令时，不需要再从存储器中读取指令，节约了一个指令周期的时间。如 TMS320C30 具有 64 个字的Cache。2.2.2 流水线与哈佛结构相关，DSP 芯片广泛采用流水线以减少指令执行时间，从而增强了处理器的处理能力。TMS320 系列处理器的流水线深度从 26 级不等。第一代 TMS320 处理器采用二级流水线，第二代采用三级流水线，而第三代则采用四级流水线。也就是说，处理器可以并行处理 26 条指令，每条指令处于流水线上的不同阶段。图 2.1 所示为一个三级流水线操作的例子。图2.1 三级流水线操作在三级流水线操作中，取指、译码和执行操作可以独立地处理，这可使指令

5、执行能完全重叠。在每个指令周期内，三个不同的指令处于激活状态，每个指令处于不同的阶段。例如，在第 N 个指令取指时，前一个指令即第 N-1 个指令正在译码，而第 N-2 个指令则正在执行。一般来说，流水线对用户是透明的。2.2.3 专用的硬件乘法器在一般形式的 FIR 滤波器中，乘法是 DSP 的重要组成部分。对每个滤波器抽头，必须做一次乘法和一次加法。乘法速度越快，DSP 处理器的性能就越高。在通用的微处理器中，乘法指令是由一系列加法来实现的，故需许多个指令周期来完成。相比而言，DSP 芯片的特征就是有一个专用的硬件乘法器。在 TMS320 系列中，由于具有专用的硬件乘法器，乘法可在一个指令

6、周期内完成。从最早的 TMS32010 实现 FIR 的每个抽头算法可以看出，滤波器每个抽头需要一条乘法指令 MPY：LT ；装乘数到 T 寄存器DMOV ；在存储器中移动数据以实现延迟MPY ；相乘APAC ；将乘法结果加到 ACC 中其他三条指令用来将乘数装入到乘法器电路（ LT） ，移动数据（DMOV ）以及将乘法CLKOUT1执行译码取指NN1N2N1N1N2NNN113结果（存在乘积寄存器 P 中）加到 ACC 中（APAC） 。因此，若采用 256 抽头的 FIR 滤波器，这四条指令必须重复执行 256 次，且 256 次乘法必须在一个抽样间隔内完成。在典型的通用微处理器中，每个抽

7、头需要 30 40 个指令周期，而 TMS32010 只需 4 条指令。如果采用特殊的 DSP 指令或采用 TMS320C54X 等新一代的 DSP 芯片，可进一步降低 FIR抽头的计算时间。2.2.4 特殊的 DSP指令DSP 芯片的另一个特征是采用特殊的指令。2.2.3 节中介绍的 DMOV 就是一个特殊的DSP 指令，它完成数据移位功能。在数字信号处理中，延迟操作非常重要，这个延迟就是由 DMOV 来实现的。TMS32010 中的另一个特殊指令是 LTD，它在一个指令周期内完成LT、 DMOV 和 APAC 三条指令。 LTD 和 MPY 指令可以将 FIR 滤波器抽头计算从 4 条指令

8、降为 2 条指令。在第二代处理器中，如 TMS320C25，增加了 2 条更特殊的指令，即RPT 和 MACD 指令，采用这 2 条特殊指令，可以进一步将每个抽头的运算指令数从 2 条降为 1 条：RPTK 255 ；重复执行下条指令 256 次MACD ；LT, DMOV, MPY 及 APAC2.2.5 快速的指令周期哈佛结构、流水线操作、专用的硬件乘法器、特殊的 DSP 指令再加上集成电路的优化设计，可使 DSP 芯片的指令周期在 200ns 以下。TMS320 系列处理器的指令周期已经从第一代的 200ns 降低至现在的 20ns 以下。快速的指令周期使得 DSP 芯片能够实时实现许多

9、DSP 应用。2.3 TI定点DSP 芯片自 1982 年 TI 推出第一个定点 DSP 芯片 TMS32010 以来，TI 的定点 DSP 芯片已经经历了 TMS320C1X、TMS320C2X/C2XX、TMS320C5X 、 TMS320C54X、TMS320C62X 等几代产品，产品的性能价格比不断提高，应用越来越广泛。下面分别介绍这些芯片的主要特征。2.3.1 TMS320C1X2.3.1.1 基本特点第一代 TMS320 系列 DSP 芯片包括： TMS32010、TMS32011、TMS320C10、 TMS320C15/E15 和 TMS320C17/E17。其中，TMS320

10、10 和 TMS32011 采用 2.4m 的 NMOS 工艺，而其他几种则采用 1.8m CMOS 工艺。这些芯片的典型工作频率为20MHz。TMS320 第一代 DSP 芯片的主要特点如下: 指令周期：160ns/200ns/280ns 片内 RAM：144 字/256 字（TMS320C15/E15/C17/E17 ） 片内 ROM：1.5K 字/4K 字（ TMS320C15/C17）14 4K 字片内程序 EPROM（TMS320E15/E17） 4K 字外部全速存储器扩展 并行乘法器：乘积为 32 位 桶形移位器：将数据从存储器移到 ALU 并行移位器 允许文本交换的 412 位堆

11、栈 两个间接寻址的辅助寄存器 双通道串行口（TMS32011,TMS320C17/E17） 片内压扩硬件（TMS32011,TMS320C17/E17） 协处理器接口（TMS320C17/E17） 器件封装：40 脚双列直插（DIP ）/44 脚塑封（PLCC）152.3.1.2 TMS320C10TMS320 DSP 芯片的第一代产品是基于 TMS32010 和它的 CMOS 版本 TMS320C10 的结构。TMS32010 于 1982 年推出，是第一个能够达到 5 个 MIPS 的微处理器。TMS32010 采用改进的哈佛结构，即程序和数据空间相互独立。程序存储器可在片内（1.5K 字

12、）或片外（4K 字） 。片内数据 RAM 为 144 字。有四个基本的算术单元：算术逻辑单元（ALU ） 、累加器（ACC） 、乘法器和移位器。(1) ALU：32 位数据操作的通用算术逻辑单元。 ALU 可进行加、减和逻辑运算；(2) ACC：累加器存储 ALU 的输出，也是 ALU 的一个输入。它采用 32 位字长操作，分高 16 位和低 16 位两部分。处理器提供高 16 位和低 16 位的专门指令：SACH（高 16 位）和 SACL（低 16 位） ；(3) 乘法器：1616 位并行乘法器由三个单元组成： T 寄存器、P 寄存器和乘法器阵列。T 寄存器存储被乘数，P 寄存器存储 32

13、 位乘积。为了使用乘法器，被乘数首先必须从数据 RAM 中装入到 T 寄存器，可用 LT、LTA 和 LTD 指令。然后执行 MPY（乘）或MPYK（乘立即数）指令。乘和累加器操作可用 LTA、LTD 和 MPY、MPYK 指令在两个指令周期内完成；(4) 移位器：有两个移位器可用于数据移位。一个是桶形移位器，另一个是并行移位器。桶形移位器又称定标移位器。当数据存储器的数据送入累加器或与累加器中的数据进行运算时，先通过这个移位器进行 016 位左移，然后再进行运算。并行移位器即输出移位器，其作用是将累加器中的数据左移 0、1 或 4 位后再送入数据存储器中，以实现小数运算或小数乘积的调整。在

14、TMS32010/C10 基础上又派生了多个处理器，它们可提供不同的处理器速度、存储器扩展和各种 I/O 集成。2.3.1.3 TMS320C1X的其他芯片1TMS320C15/E15TMS320C15/E15 与 TMS32010 的代码和管脚全兼容，提供 256 字的片内 RAM 和 4K字的片内 ROM（C15 ）或 EPROM（E15） 。TMS320C15 的指令周期有 200ns 和160ns（ TMS320C15-25）两种。2TMS320C17/E17TMS320C17/E17 是一个专用的微处理器。它有 4K 字的片内程序 ROM（C17 ）或EPROM（E17 ） ，一个全

15、双工串行通信的双通道串行口，片内硬件压扩器（ 律/A 律） ，一个用于串行通信的串行口定时器，及一个协处理器接口。协处理器接口可以在处理器和4/8/16 位微处理器之间提供直接接口。TMS320C17/E17 与 TMS32010 目标代码兼容，且可用相同的开发工具。该处理器是基于 TMS320C10 的 CPU 内核，外加片内的外设存储器和I/O 模块。 TMS320C17/E17 可认为是半定制的 DSP 芯片。表 2.1 是 TMS320 第一代产品的比较表。16表2.1 TMS320第一代处理器DSP 芯片 指令周期 （ns） 制造工艺 片内程序ROM（字）片内程序EPROM（字） 片

16、内数据RAM（字） 片外程序（字）TMS32010 200 NMOS 1.5K 144 4KTMS32010-25 160 NMOS 1.5K 144 4KTMS32010-14 280 NMOS 1.5K 144 4KTMS32011 200 NMOS 1.5K 144TMS320C10 200 CMOS 1.5K 144 4KTMS320C10-25 160 CMOS 1.5K 144 4KTMS320C15 200 CMOS 4K 256 4KTMS320C15-25 160 CMOS 4K 256 4KTMS320E15 200 CMOS 4K 256 4KTMS320C17 200

17、CMOS 4K 256TMS320C17-25 160 CMOS 4K 256TMS320E17 200 CMOS 4K 2562.3.2 TMS320C2X第二代 TMS320 DSP 芯片包括 TMS32020、TMS320C25/E25、TMS320C26 及TMS320C28。在这些芯片中，TMS32020 是一个过渡的产品，其指令周期为 200ns，与TMS32010 相当，而其硬件结构则与 TMS320C25 一致。在第二代 DSP 芯片中，TMS320C25 是一个典型的代表，其他芯片都是由 TMS320C25 派生出来的。其中TMS320E25 将内部 4K 字的 ROM 改为

18、 EPROM；TMS320C26 去掉了内部的 4K 字 ROM，而将片内 RAM 增加到 1.5K 字；TMS320C28 则将内部 ROM 增加到 8K 字。由于TMS320C25 的典型性，下面就讨论 TMS320C25 的基本特征和结构。2.3.2.1 TMS320C25的基本特征 指令周期： TMS320C25：100ns ，TMS320C25-33：120ns ，TMS320C25-50 ：80ns 片内掩膜 ROM：4K 字 片内 RAM：544 字，分 B0、B1 和 B2 三块 程序和数据空间均为 64K 字 具有 8 级硬件堆栈、8 个辅助寄存器 具有全静态双缓冲串行口，可

19、与许多串行器件直接接口 与低速片外存储器通信的等待状态插入 采用 HOLD 操作的 DMA FFT 变换用的比特反转寻址 扩展精度算术和自适应滤波支持 从外部存储器全速执行的 MAC/MACD 指令 具有在多处理器之间进行同步的能力，支持多处理器共享存储器17 1.8m CMOS 工艺，68 脚 PGA 或 PLCC 封装2.3.2.2 TMS320C25的结构TMS320C25 是第二代 TMS320 中与 TMS32020 管脚全兼容的 CMOS 版本，但指令执行速度是 TMS32020 的 2 倍，且增加了硬件和软件资源。指令集是 TMS32010 和TMS32020 的超集，在源代码级

20、与它们兼容。此外，在代码级与 TMS32020 兼容，因此，TMS32020 的程序可不用修改直接在 TMS320C25 上运行。100ns 的指令周期可提供较强的运算能力。由于大部分指令在一个指令周期内执行，处理器在 1 秒内可执行 1000 万条指令（10MIPS） 。运算能力的增加主要得益于乘累加指令（MAC）和带数据移位的乘累加指令（MACD） 、具有专用算术单元的 8 个辅助寄存器、适合于自适应滤波和扩展精度运算的指令集支持、比特反转寻址、快速的 I/O 支持等。指令集中提供在两个存储空间中进行数据移动的指令。在外部，程序和数据存储空间在同一总线上复用，从而使得在尽量减少芯片引脚的情

21、况下最大程度地扩大两个空间的地址范围。在内部，TMS320C25 结构通过保持程序和数据总线结构分离以使指令全速执行来获得最大的处理能力。芯片内部的程序执行采用三级流水线形式。流水线对用户来说是透明的。但是，在某些情况下流水线可能被打断（如跳转指令） ，在这种情况下，指令执行时间要考虑流水线必须清空和重新填充。两块大的片内 RAM 在系统设计时提供了很大的灵活性，其中一块既可配置为程序存储器也可配置为数据存储器。片外 64K 字的数据空间可直接寻址，从而使 DSP 算法实现更为方便。片内 4K 字的掩膜 ROM 可用来降低系统成本，若程序不超过4K 字，可使 TMS320C25 不用扩展片外程

22、序存储器。剩下的 64K 字程序空间在片外，大量的程序可在片外存储器中全速运行。程序也可从片外慢速 EPROM 中装入到片内高速RAM 中全速运行。此外，还有硬件定时器、串行口和数据块搬移功能。下面介绍 TMS320C25 的存储器分配、中央算术逻辑单元（ CALU） 、硬件乘法器、控制操作、串行口和 I/O 接口。1存储器分配TMS320C25 具有 4K 字的片内程序 ROM 和 544 字的片内 RAM。RAM 分为三块：B0、B1、B2 。其中，B0 块（ 256 字）既可配置为数据存储器（用 CNFD 指令） ，也可配置为程序存储器（用 CNFP 指令） 。其余 288 字（B1 和

23、 B2 块）只能是数据存储器。544 字的片内 RAM 可使 C25 能处理 512 字的数据阵列，如可进行 256 点复数 FFT 运算，且尚有32 字用作中间结果的暂存。TMS320C25 提供片外可直接寻址的程序和数据空间各 64K 字。寄存器组包含 8 个辅助寄存器（AR0AR7） ，它们可用作数据存储器的间接寻址和暂存，从而增加芯片的灵活性和效率。这些寄存器既可用指令直接寻址，也可用 3 比特的辅助寄存器指针（ARP）间接寻址。辅助寄存器和 ARP 既可从数据存储器装数，也可装入立即数。寄存器的内容也可存入数据存储器中。辅助寄存器组与辅助寄存器算术单元（ARAU ）相连接，用 ARA

24、U 访问信息表无需 CALU 参与地址操作，这样可让 CALU 进行其他操作。2中央算术逻辑单元18CALU 包含一个 16 位的定标移位器（ Scaling） ，一个 1616 位的并行乘法器，一个32 位的累加器和一个 32 位的算术逻辑单元（ALU） 。移位器根据指令要求提供 0 到 16 位的数据左移。累加器和乘法器输出端的移位器适合于数值的归一化、比特提取、扩展精度算术和溢出保护。典型的 ALU 指令实现包含以下三步：(1) 数据在数据总线上从 RAM 中获取；(2) 数据移交给完成算术运算的定标移位器和 ALU；(3) 结果送回累加器。32 位累加器可分为 2 个 16 位以进行数

25、据存储：SACH（高 16 位）和 ACCL（低 16 位）。累加器有一个进位位可方便加法和减法的多精度运算。3硬件乘法器TMS320C25 具有一个 1616 位的硬件乘法器，它能在一个指令周期内计算一个 32位乘积。有两个寄存器与乘法器相关：16 位暂存寄存器 TR，用于保存乘法器的一个操作数；32 位乘积寄存器 PR，用于保存乘积。乘积寄存器的输出可左移 1 位或 4 位，这对于实现小数算术运算或调整小数乘积很有用。PR 的输出也可右移 6 位，这样可连续执行 128 次乘 /加而无溢出。无符号乘（MPYU）指令可方便扩展精度乘法。4I/O 接口I/O 空间由 16 个输入口和 16 个

26、输出口组成。这些口可提供全 16 位并行 I/O 接口。输入（IN ）和输出（ OUT）操作典型的是 2 个周期，但若用重复指令，可变成单周期指令。I/O 器件映射到 I/O 地址空间，其方式与存储器映射方式相同。与不同速度的存储器或 I/O器件接口采用 READY 线完成。TMS320C25 也支持外部程序/ 数据存储器的 DMA，其他处理器通过置 HOLD 为低后可完全控制 TMS320C25 的外部存储器，使 C25 将其地址、数据和控制线呈高阻状态。外部处理器和 C25 的通信可通过中断来完成。 TMS320C25 芯片提供两种 DMA 方式，一种是加上 HOLD 后停止执行；另一种是

27、 C25 继续执行，但执行是在片内 ROM 和 RAM 中进行，这可大大提高性能。2.3.2.3 TMS320C25的软件TMS320C25 的指令总共有 133 条，其中 97 条是单周期指令。在另外 36 条指令中，21 条包括跳转、调用、返回等，这些指令需重新装入程序计数器，使执行流水线中断。另外 7 条指令是双字和长立即数指令。剩下的 8 条指令（IN， OUT， BLKD，BLKP，TBLR，TBLW ，MAC，MACD）支持 I/O 操作、存储器之间的数据交换或提供处理器内部额外的并行操作，而且这 8 条指令与重复计数器配合使用时可成为单周期指令。这主要利用了处理器的并行机制，使得

28、复杂的计算可用很少的几条指令来完成。由于大多数指令用单 16 位字编码，故可在一个周期内完成。存储器寻址方式有三种：直接寻址、间接寻址和立即数寻址。直接寻址和间接寻址都用来访问数据存储器，立即数寻址利用由程序计数器确定的存储器内容。19使用直接寻址方式时，指令字的 7 位和 9 位数据存储器页指针（DP）构成 16 位的数据存储器地址。其中，每页长 128 字，共有 512 页，故可寻址 64K 的数据空间。间接寻址借助于 8 个辅助寄存器（AR0AR7） 。表 2.2 列出了 7 种间接寻址方式。其中的比特反转寻址可大大提高 FFT 运算的 I/O 效率。其中，OP 表示某种运算，NARP

29、表示新的 ARP。表2.2 TMS320C25的寻址方式寻址方式 操 作OP A 直接寻址OP *（,NARP ） 间接寻址；AR 不变OP *+（,NARP ） 间接寻址；当前 AR 加 1OP *-（,NARP ） 间接寻址；当前 AR 减 1OP *0+（,NARP ） 间接寻址；AR0 加到当前 AROP *0-（,NARP ） 间接寻址；当前 AR 减去 AR0OP *BR0+（,NARP） 间接寻址；AR0 加到 AR（）OP *BR0-（,NARP） 间接寻址；当前 AR 减去 AR0（）2.3.3 TMS320C5XTMS320C5X 是 TI 公司的第五代产品，是继 TMS3

30、20C1X 和 TMS320C2X 之后的第三代定点 DSP 处理器。它的核心中央处理器（CPU ）以 TMS320C25 的核心 CPU 为基础，增强型结构大幅度地提高了整体性能。TMS320C5X 工作速度是 TMS320C25 的 2 倍以上，对于 TMS320C1X 和 TMS320C2X 具有源代码向上兼容特性。这种兼容性保留了过去开发的软件，便于系统升级到更高性能的 DSP 系统。TMS320C5X 系列有TMS320C50/C51/C52/C53 等多种产品，它们的主要区别是片内 RAM、ROM 等资源的多少，如 TMS320C50 内部具有 10K 字 RAM 和 2K 字 R

31、OM，其中 2K 字 ROM 已经固化了引导程序；TMS320C51 内部具有 2K 字 RAM 和 8K 字 ROM；TMS320C52 内部具有 1K 字RAM 和 4K 字 ROM，减少了一个串行口；TMS320C53 内部则有 4K 字 RAM 和 16K 字ROM。芯片的其他性能则是完全相同的。下面以 TMS320C50 为例介绍 TMS320C5X DSP 芯片。2.3.3.1 TMS320C50的基本特征TMS320C50 的主要特点包括: 25/35/50ns 的指令周期（ 20 40 MIPS） 224K16 位最大可寻址外部存储空间（ 64K 程序、64K 数据、64K I

32、/O、32K 全局） 算术逻辑单元（ALU） ，32 位累加器（ACC）以及 32 位加法器的缓冲器（ ACCB） 并行逻辑单元（PLU） 结果具有 32 位的 1616 位并行乘法器 单周期乘累加指令 具有一个专用算术单元的 8 个辅助寄存器，可用于间接寻址20 8 级硬件堆栈 016 位数据左移和右移 两个间接寻址的循环缓冲器，用于循环寻址 程序代码的单指令重复和程序块重复 全双工同步串行口，用于完成 TMS320C5X 与其他串行器件之间的直接通信 时分多址访问（TDM ）串行口 内部定时器，可用软件控制 64K 并行 I/O 口，其中 16 个有存储器映像 可软件编程的等待状态发生器

33、扩展保持操作，用于并发外部 DMA 四级流水线操作，用于延迟跳转、调用、返回指令 比特反转寻址方式，用于 FFT 运算 JTAG 扫描仿真接口（IEEE 标准，P1149.1）1核心 CPUTMS320C5X CPU 的增强功能在提高性能和通用性的同时，保持了对 TMS320C1X 和TMS320C2X 源代码的兼容性。硬件的改进包括：一个 32 位累加器缓冲器，附加定标能力，利用附加硬件功能的新指令。新的控制功能包括：独立的并行逻辑单元（PLU）和一组文本交换寄存器。数据管理方面的改进包括：采用新的块搬移指令和存储器映像寄存器指令。TMS320C50 有 28 个存储器映像寄存器和 16 个

34、存储器映像的 I/O 口。2片内 ROMTMS320C50 拥有 2K16 位掩蔽 ROM，内部固化了引导程序。该存储器把程序从外部 ROM/EPROM、串行口或并行 I/O 口引导至运行速度较快的 SRAM 中。这块引导 ROM可通过 PMST 状态寄存器中的 MP/MC 位从程序存储空间去除。如果该 ROM 未选，则TMS320C50 由片外存储器启动执行。3片内数据 RAMTMS320C50 具有 1056 字的片内 RAM，这块 RAM 可在每个机器周期内访问两次（双寻址 RAM） ，只要两次访问不是“写”操作。这块存储空间主要用于存储数据，但是如果需要也可用于存储程序和数据。其配置有

35、两种方式：所有的 1056 字都作为数据存储区，或者将其中的 544 字作为数据存储器，512 字作为程序存储区。可通过状态寄存器ST1 中的 CNF 位选择设置。4片内程序/数据 RAMTMS320C50 还具有 9K 字的片内 RAM。这一存储区可以由软件设置映射到程序或数据存储空间。程序从片外存储器引导后，可装入到该存储区全速运行。5片内存储器安全TMS320C50 可以通过可屏蔽选择来保护片内存储器的内容。当相关比特置位时，外部无法访问片内存储空间。6有地址映射的软件等待状态发生器软件等待状态逻辑不需要任何外部硬件就可以实现 TMS320C50 与速度较慢的片外存储器和 I/O 设备接口。该电路系统拥有 16 个等待状态发生器，其中可由用户编程操作的有