1、,第五章 时序逻辑电路,内容提要,1、时序逻辑电路的特点、功能表示方法、分类；,2、时序逻辑电路基本分析方法、设计方法；,3、常用时序逻辑电路,概 述,一、时序电路的特点,1. 定义,任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。,输入,输出,时序逻辑电路通常包含组合逻辑电路和存储电路两个部分，存储电路是必不可少的。,存储电路的输出状态必须反馈到组合电路的输入端，与输入信号一起，共同决定组合电路的输出。,结构框图,输入信号,输出信号,存储电路的输出,存储电路的输入信号,二、时序电路逻辑功能表示方法,1. 逻辑表达式,(1) 输出方程,(3) 状态方程：表示存储电路
2、的状态,(2) 驱动方程：存储电路的激励信号,2. 状态表、卡诺图、状态图和时序图,信号之间逻辑关系的描述,输出方程、驱动方程、状态方程,1）输出方程：,Y=FX，Q,向量表示：,2）驱动方程（激励方程）：,描述了驱动存储电路工作的输入信号是由哪些内容决定的。,向量表示：,Z=GX，Q,3）状态方程：,向量表示：,次态,现态,2. 电路特点,(1) 与时间因素有关；,(2) 含有记忆性的元件(电路中可以没有组合电路但不能没有触发器)。,三、时序逻辑电路分类,1. 按逻辑功能划分：,计数器、寄存器、读/写存储器、顺序脉冲发生器等。,2. 按时钟控制方式划分：,同步时序电路,触发器共用一个时钟 C
3、P，要更新状态的触发器同时翻转。,异步时序电路,电路中所有触发器没有共用一个 CP。,3. 按输出信号的特性划分：,Moore型,Mealy型,5.1 时序电路的基本分析和设计方法,5.1.1 时序电路的基本分析方法,给定时序逻辑电路，待求状态表、状态图、时序图,分析一个时序电路，就是要找出给定时序电路的逻辑功能。,就是要求找出电路的状态和输出的状态在输入变量和时钟信号作用下的变化规律,1. 分析步骤,时序电路,时钟方程,驱动方程,状态表,状态图,时序图,CP触发沿,特性方程,输出方程,状态方程,计算,2. 分析举例,写方程式,时钟方程,输出方程,(同步),驱动方程,状态方程,特性方程,(Mo
4、ore 型),例 5.1.1,解,计算，列状态转换表,0 0 1,1,0 1 1,1,1 0 1,1,1 1 1,1,0 0 0,0,1,0 1 0,1 0 0,1,1 1 0,1,画状态转换图,000,001,/1,011,/1,111,/1,110,/1,100,/1,/0,有效状态：被利用了的状态。有效循环：有效状态形成的循环。,010,101,/1,/1,无效状态和无效循环,能否自启动?,能自启动：,存在无效状态，但没有形成循环。,不能自启动：,无效状态形成循环。,画时序图,CP下降沿触发,Q2,Q1,Q0,000,001,011,111,110,100,000,Y,1）驱动方程,1,
5、1,2）状态方程,JK触发器特性方程：,3）输出方程,4）状态转换表(略）,5）状态转换图,此电路具有对时钟信号进行计数的功能，且计数容量等于五，称为五进制计数器。,电路逻辑功能：,练习：,解：,例,异步时序电路,解,时钟方程,驱动方程,状态方程,(CP 有效),(CP 有效),写方程式,求状态转换表,CP2 CP0,CP2 CP1 CP0,CP2 CP0,CP2 CP1 CP0,CP2 CP0,CP2 CP1 CP0,CP2 CP0,CP2 CP1 CP0,10100000,01100110,00010001,画时序图,不画无效状态,Q0,Q1,Q2,5.1.2 时序电路的基本设计方法,给定
6、设计要求，待求时序电路。,根据给出的具体逻辑问题，设计时序电路图来完成这一逻辑功能。要求电路最简。最简标准：1、选用小规模集成电路设计时，所用触发器和门电路数目最少，其输入端最少。2、使用中、大规模集成电路设计时，使用的集成电路数目最少，种类最少，相互间的连线最少。,步骤：一、逻辑抽象，得出状态转换图（表）分析因果关系，确定输入变量，输出变量确定电路的状态数定义逻辑状态含意，将电路状态之间的转换关系找出来,二、状态化简： 在状态转换图中有两个以上状态，它们输入相同，输出相同。转换到的次态也相同，则可称它们为等价状态。多个等价状态可合并为一个状态。状态化简的目标是建立最小的状态转换图。,三、状态
7、编码：确定触发器的数目n，取2n-1N2n，N为状态转换图中的有效状态，给电路的每个状态分配一个二进制代码，又称状态编码，编码方案以组合电路是否最简为标准。,四、选定触发器类型，求出输出方程，状态方程和驱动方程。,五、根据求出的输出方程和驱动方程画出逻辑电路图。,六、检查设计的逻辑电路是否具有自启动能力。若不能自启动应采取措施解决。,注意：无效状态对应的最小项当作约束项处理。,1. 设计的一般步骤,时序逻辑问题,逻辑抽象,原始状态图（表）,状态化简,最简状态图（表）,电路方程式（状态方程）,求出驱动方程,选定触发器的类型,逻辑电路图,检查能否自启动,状态分配编码,给定设计要求，待求时序电路。,
8、等价状态：输入相同时，输出、转换的此态相同,2. 设计举例,按如下状态图设计时序电路。,解,已给出最简状态图，若用同步方式：,输出方程,Y,0,0,0,0,0,1,为方便，略去右上角 标n。,状态方程,1,0,1,0,1,0,0,1,0,0,0,1,1,例,选用 JK 触发器,驱动方程：变换状态方程使其与特性方程形势一致,约束项,逻辑图,Y,1,检查能否自启动：,110111000,能自启动,/0,/1,(Moore型),1/1,例,设计 一个串行数据检测电路，要求连续输入3 或 3 个以上数据1时输出为 1，否则为 0。,解,逻辑抽象，建立原始状态图,S0 原始状态(0),S1 输入1个1,
9、S2 连续输入 2 个 1,S3 连续输入 3 或 3 个以上 1,S0,S1,S2,S3,X 输入数据,Y 输出数据,0/0,1/0,0/0,1/0,1/1,状态化简,0/0,0/0,状态分配、状态编码、状态图,S0,S1,S2,0/0,1/0,0/0,1/0,0/0,1/1,M = 3，取 n = 2,S0 = 00,S1 = 01,S2 = 11,00,01,11,0/0,1/0,0/0,1/0,0/0,1/1,选触发器、写方程式,选 JK ( ) 触发器,同步方式,输出方程,Y,0,0,0,0,0,1,Q1,1,Q0,1,状态方程,驱动方程,约束项,逻辑图,Y,(Mealy 型),无效
10、状态 10,10,00,0/0,11,1/1,能自启动,练习：设计一个带进位输出端的十三进制计数器,解：分析：计数器无输入逻辑信号，只有进位输出信号，属于摩尔型电路。C进位信号，C1为有进位输出，C0为无进位输出十三进制计数器应有13个状态：,由于23M进制计数器,1) 级联 N1 和 N2 进制计数器，容量扩展为 N1 N2,例,用 74290 构成 六十 进制计数器,N1= 10,N2 = 6,个位,十位,异步清零,个位芯片应逢十进一,60 = 6 10 = N1 N2 = N,2) 用归零法或置数法获得大容量的 N 进制计数器,例 试分别用 74161 和 74162 接成六十进制计数器
11、。,用 SN 产生异步清零信号：,用 SN1 产生同步置数信号：,先用两片74161构成 256 进制计数器,74161 异步清零，同步置数(P305)。,74162 同步清零，同步置数。（P325),再用归零法将M = 100改为N = 60进制计数器，,即用SN1产生同步清零、置数信号。,先用两片74162构成 1010 进制计数器，,并行进位方式：低位片的进位信号作为高位片的使能信号，而高位片的时钟脉冲接计数脉冲CP,例：用两片74160构成一百进制计数器,串行进位方式：低位片的进位信号作为高位片的时钟脉冲,例：利用两片74160构成29进制计数器,方法一：清零法,74160 具有同步预
12、置数，异步清零功能的十进制加法计数器,方法二：置数法,例：用两片74LS161级联成五十进制计数器,实现从0000 0000到0011 0010的50进制计数器,十进制数50对应的二进制数为0011 0010 ，使用清零法,74LS161具有异步清零、同步预置数端的16进制计数器,1616=256,用74LS161构成256进制和60进制计数器,异步清零，同步预置数,1. 同步 清零(或置数)端计数终值为 SN1 异步 清零(或置数)端计数终值为 SN,2. 用集成 二进制 计数器扩展容量后， 终值 SN (或 SN1 )是二进制代码；,用集成十进制计数器扩展容量后，终值 SN (或SN1 )
13、的代码由个位、十位、百位的十进制数对应的 BCD 代码构成。,要 点,5.3 寄存器和读/写存储器(Register and Random Access Memory),5.3.1 寄存器的主要特点和分类,一、 概念和特点,(一) 概念,寄存：,把二进制数据或代码暂时存储起来。,寄存器：,具有寄存功能的电路。,(二) 特点,主要由触发器构成。一般不对存储内容进行处理，逻辑功能单一。,并行输入,并行输出,1 0 1 0,1 0 1 0,0,1,0,1,0,1,0,1,串行输入,串行输出,二、 分类,(一) 按功能分,基本寄存器,移位寄存器,(并入并出),(并入并出、并入串出、 串入并出、串入串出
14、),(二) 按开关元件分,TTL 寄存器,CMOS 寄存器,基本寄存器,移位寄存器,多位 D 型触发器,锁存器,寄存器阵列,单向移位寄存器,双向移位寄存器,基本寄存器,移位寄存器,(多位 D 型触发器),(同 TTL),5.3.2 基本寄存器,一个触发器可以存储 位二进制信号；寄存 n 位二进制数码，需要 个触发器。,1,n,一、4 边沿 D 触发器 (74175、74LS175),保 持,特点：,并入并出，结构简单，抗干扰能力强。,二 、双 4 位锁存器 (74116),Latch,(一) 引脚排列图和逻辑功能示意图,异步清零,送数控制,数码并行输入,数码并行输出,(二) 逻辑功能,清零,送
15、数,保持,三、 4 4 寄存器阵列 (74170、74LS170),(一) 引脚排列图和逻辑功能示意图,并行数码输入,数 码 输 出,AW0、AW1, 写入地址码,AR0、AR1, 读出地址码, 写入时钟脉冲, 读出时钟脉冲,(二) 逻辑功能,16个D锁存器 构成存储矩阵,能存放4个字: W0、W1、W2、W3,0,00,0 0 0 1,0 0 0 1,01,0 0 1 0,0 0 1 0,10,0 1 0 0,0 1 0 0,11,1 0 0 0,1 0 0 0,1,写 入 禁 止,0,00,0 0 0 1,01,0 0 1 0,10,0 1 0 0,11,1 0 0 0,1,1 1 1 1
16、,特点: 能同时进行读写; 集电极开路输出,每个字有4位：,移位功能：指寄存器里存储的代码能够在移位脉冲的作用下依次左移或右移,5.3.3 移位寄存器,电路构成：边沿结构的D触发器,单向移位寄存器,双向移位寄存器,一、单向移位寄存器,右移寄存器,时钟方程,驱动方程,状态方程,Di,00001011,0000101,000010,00001,0000,000,00,0,左移寄存器,Di,左移输入,左移输出,驱动方程,状态方程,主要特点：,1. 输入数码在 CP 控制下，依次右移或左移；,2. 寄存 n 位二进制数码。N 个CP完成串行输入，并可从Q0Q3 端获得并行输出，再经 n 个CP又获得串
17、行输出。,3. 若串行数据输入端为 0，则 n 个CP后寄存器被清零。,二、双向移位寄存器(自学),三、集成移位寄存器,(一) 8 位单向移位寄存器 74164,（二）4 位双向移位寄存器 74LS194(自学),第五章 小 结,一、时序逻辑电路的特点,数字电路,逻辑功能,组合逻辑电路,时序逻辑电路,（基本构成单元 门电路）,（基本构成单元 触发器）,任何时刻电路的输出，不仅和该时刻的输入信号有关，而且还取决于电路原来的状态。,1. 逻辑功能：,2. 电路组成：,与时间因素( CP )有关；,含有记忆性的元件( 触发器 )。,二、时序电路逻辑功能的表示方法,逻辑图、逻辑表达式、状态表、卡诺图、
18、状态转换图（简称状态图）和时序图,三、时序电路的基本分析方法,实质：,逻辑图,状态图,关键：,求出状态方程，列出状态表，根据状态表画出状态图和时序图，由此可分析出时序逻辑电路的功能。,分析电路逻辑功能,状态方程：,输出方程：,状态转换表：,A=0时，电路为二位加计数器；A=1时，电路为二位减计数器。,状态转换图：,四、时序电路的基本设计方法,实质：,状态图,逻辑图,关键：,根据设计要求求出最简状态表（图），再通过卡诺图求出状态方程和驱动方程，由此画出逻辑图。,五、计数器,1. 按计数进制分：,二进制计数器、十进制计数器和任意进制计数器,2. 按计数增减分：,加法计数器、减法计数器和可逆（加/减
19、）计数器,3. 按触发器翻转是否同步分：,同步计数器和异步计数器,记录输入脉冲 CP 个数的电路，是极具典型性和代表性的时序逻辑电路。,六、中规模集成计数器,功能完善、使用方便灵活，能很方便地构成 N 进制（任意）计数器。主要方法有两种：,1. 用同步置 0 端或置数端归零获得 N 进制计数器,根据 N - 1 对应的二进制代码写反馈归零函数。,2. 用异步置 0 端或置数端归零获得 N 进制计数器,根据 N 对应的二进制代码写反馈归零函数。,当需要扩大计数器的容量时，可将多片集成计数器进行级联。如,两片16 进制集成计数器,16 16 进制计数器,两片10 进制集成计数器,10 10 进制计数器,七、其它时序逻辑电路,1. 寄存器和移位寄存器,寄存器 存储二进制数据或者代码。,移位寄存器 不但可存放数码，还能对数据进行移 位操作。,移位寄存器有单向移位寄存器和双向移位寄存器。,集成移位寄存器使用方便、功能全、输入输出方式 灵活。,
