1、,乐曲硬件演奏电路设计,制作人：某某某,xxx,CONTENT,一,实验目的,二,实验原理,三,实验内容,四,实验步骤,实验目的,学习利用数控分频器设计硬件乐曲演奏电路,实验原理,主系统由3个模块组成，TONETABA.VHD、NOTETABS.VHD和SPEAKER.VHD。音符的频率可以由SPEAKERA获得，这是一个数控分频器；音符的持续时间须根据乐曲的速度及每个音符的节拍数来确定。模块TONETABA的功能首先是为SPEAKERA提供决定所发音符的分频预置数，而此数在SPEAKER输入口停留的时间即为此音符的节拍值。在NOTETABS中设置了一个8位二进制计数器（计数最大值为138），
2、这个计数器的计数频率选为4Hz，即每一计数值的停留时间为0.25秒，恰为当全音符设为1秒时，四四拍的四分音符持续时间。,定制NoteTabs模块中的音符数据ROM“music”。注意该例数据表中的数据位宽、深度和数据的表达类型。最后对该ROM进行仿真，确认音符数据已经进入ROM中。,根据给出的乐曲演奏电路原理图及其各模块的VHDL描述，在QuartusII上完成全部设计，包括编辑、编译、综合和仿真操作等。给出仿真波形，并作出详细说明。,硬件验证。先将引脚锁定，使CLK12MHz与clock9相接，接受12MHz时钟频率（用短路帽在clock9接“12MHz”）；CLK8Hz 与clock2相接
3、，接受4Hz频率；发音输出SPKOUT接Speaker；与演奏发音相对应的简谱码输出显示可由CODE1在数码管1显示；HIGH1为高八度音指示，可由发光管D1指示，最后向目标芯片下载适配后的SOF逻辑设计文件。,实验内容,01 新建mif文件,02 LPM_ROM的相关步骤,03 底层文件设计,04 顶层文件设计,05 全程编译,06 时序仿真,07 引脚锁定,08 硬件测试,实验步骤,01 新建mif文件,新建mif文件，宽度是4 bits，深度为256 ，输入梁祝的数字乐谱。,02 LPM_ROM的相关步骤,（1）新建block1.bdf .双击原理图输入界面空白处，输入LPM_ROM，点
4、击确定。,（2）器件选择cyclone器件，输出文件类型选择VHDL，并保存，文件名为music.vhd,（3） 设置输出宽度是4 bits，深度为256。,（4）选择Mif文件 ，liangzhu.mif -finish,03 底层文件设计,新建VHDL文件，分别输入NoteTabs模块、Speakera模块、ToneTaba模块源程序，并保存，文件名分别为NoteTabs.vhd、 Speakera.vhd、ToneTaba.vhd,03 底层文件设计,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.
5、ALL;ENTITY NoteTabs IS PORT ( clk : IN STD_LOGIC; ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) );END;ARCHITECTURE one OF NoteTabs ISCOMPONENT MUSIC -音符数据ROM PORT(address : IN STD_LOGIC_VECTOR (7 DOWNTO 0); clock : IN STD_LOGIC ; q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);END COMPONENT;,NoteTabs.vhd,SIGN
6、AL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0);BEGIN CNT8 : PROCESS(clk, Counter) BEGIN IF Counter=138 THEN Counter Counter , q=ToneIndex, clock=clk); END;,03 底层文件设计,LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY Speakera IS PORT ( clk : IN STD_LOGIC; Tone : IN STD_LOGIC
7、_VECTOR (10 DOWNTO 0); SpkS : OUT STD_LOGIC );END;ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC;BEGIN DivideCLK : PROCESS(clk) VARIABLE Count4 : STD_LOGIC_VECTOR (3 DOWNTO 0) ; BEGIN PreCLK 11 THEN PreCLK = 1; Count4 := 0000; ELSIF clkEVENT AND clk = 1 THEN Count4 := Count4 + 1
8、;,Speakera.vhd,END IF; END PROCESS; GenSpkS : PROCESS(PreCLK, Tone)- 11位可预置计数器 VARIABLE Count11 : STD_LOGIC_VECTOR (10 DOWNTO 0);BEGIN IF PreCLKEVENT AND PreCLK = 1 THEN IF Count11 = 16#7FF# THEN Count11 := Tone ; FullSpkS = 1; ELSE Count11 := Count11 + 1; FullSpkS = 0; END IF; END IF; END PROCESS;
9、DelaySpkS : PROCESS(FullSpkS)-将输出再2分频，展宽脉冲，使扬声器有足够功率发音 VARIABLE Count2 : STD_LOGIC;BEGIN IF FullSpkSEVENT AND FullSpkS = 1 THEN Count2 := NOT Count2; IF Count2 = 1 THEN SpkS = 1; ELSE SpkS Tone Tone Tone Tone Tone Tone Tone Tone Tone Tone Tone Tone Tone NULL; END CASE; END PROCESS;END;,04 顶层文件设计,新建V
10、HDL文件，顶层文件为Songer.vhd,04 顶层文件设计,LIBRARY IEEE; - 硬件演奏电路顶层设计USE IEEE.STD_LOGIC_1164.ALL;ENTITY Songer IS PORT ( CLK12MHZ : IN STD_LOGIC; -音调频率信号 CLK8HZ : IN STD_LOGIC; -节拍频率信号 CODE1 : OUT STD_LOGIC_VECTOR (3 DOWNTO 0);- 简谱码输出显示 HIGH1 : OUT STD_LOGIC; -高8度指示 SPKOUT : OUT STD_LOGIC );-声音输出 END;ARCHITECT
11、URE one OF Songer IS COMPONENT NoteTabs PORT ( clk : IN STD_LOGIC; ToneIndex : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ); END COMPONENT; COMPONENT ToneTaba,Songer.vhd,PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) ; CODE : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) ; HIGH : OUT STD_LOGIC; Tone : OUT STD_LOGIC_VEC
12、TOR (10 DOWNTO 0) ); END COMPONENT;COMPONENT Speakera PORT ( clk : IN STD_LOGIC; Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0); SpkS : OUT STD_LOGIC ); END COMPONENT; SIGNAL Tone : STD_LOGIC_VECTOR (10 DOWNTO 0); SIGNAL ToneIndex : STD_LOGIC_VECTOR (3 DOWNTO 0); BEGINu1 : NoteTabs PORT MAP (clk=CLK8HZ, ToneIndex=ToneIndex);u2 : ToneTaba PORT MAP (Index=ToneIndex,Tone=Tone,CODE=CODE1,HIGH=HIGH1);u3 : Speakera PORT MAP(clk=CLK12MHZ,Tone=Tone, SpkS=SPKOUT );END;,05 全程编译,06 时序仿真,06 时序仿真,07 引脚锁定,THANKS!,制作人：某某某,XXX,
