1、Slide1. SRAM 的全称是 static random access memory， 它是一种最常用的 memory,核心部分是两个 cross-coulped inverter 组成的 bi-stable latching circuit，通常称为 flip-flop 的电路。SRAM static 的特性主要是它不需要像 DRAM 那样定期对存储的数据进行刷新，只要Vdd 不掉电，数据就可以稳定存储。 SRAM 最主要的应用就是缓存，缓存的作用是在 CPU和内存之间进行数据缓冲。像智能手机这样的一些高端电子产品，SRAM 是必不可少的。SRAM 之所以可以做缓存是因为它有一个最为重
2、要的优点：speed, SRAM 的读写频率可以到几个 Giga Hz，比 DRAM 至少快一个 order。SRAM 最大的劣势在于 density 比较低，用的最多的 SRAM 是所谓的 6T traditional SRAM, 1 个 bitcell 有六个 MOSFET 组成，与SRAM 对应的 DRAM 只需要一个 MOSFET 加一个 capacitor。bitcell 占用面积大导致 desity低,density 低造成 cost 高，具体表现是同样容量的缓存会比内存条造价高很多。Slide 2. 这是一个目前典型的 memory 架构，CPU+3 级缓存再加内存条，其中一级缓
3、存经常用 8T dual port SRAM,可以用两个 port 同时读写，速度最高，集成度也最低，三级缓存会用 high-density design 的 SRAM，集成度最高，速度最低。从下面这幅实物图可以清楚看到 multi-core 和三级缓存做在一起， stand alone 的 SRAM 已经很少看到，一些低端的电子产品在介绍 CPU 性能参数的时候不会把缓存的信息单独列出来，但是对于像智能手机这样高端的电子产品，缓存的容量和工作频率绝对是一个重要的性能指标。下面这张图根据价格和读写速度对 memory 进行一个排列，硬盘速度最低，价格最便宜，内存条其次，缓存速度最高，造价也最高
4、。接下来这张图是 SRAM 发展的 roadmap,绿线对应左边的纵坐标，表示 SRAM density 的变化情况，每往前推进一个 generation, desity 翻倍，红点对应右边的纵坐标，表示 SRAM 工作频率的变化情况，每推进一个 generation, speed 提升 15%. 最新的一些信息显示 Intel 基于 22nm tri-gate finfet 工艺的 SRAM, 工作频率最高可以达到4.6GHz。 最后看一下我们公司 SRAM 的一个大概的情况，已经进入量产的基于 40nm low-leakage process 用于 high density applica
5、tion 的面积最小的 bitcell 是 0.242 平方微米，desity 是 4Mb/平方毫米，这个数值很容易算，你拿一个平方毫米除以一个 bitcell 的面积就得到了 density, 我们公司像客户提供 32Mega SRAM product,同时 gurantee natural yield 在90%以上，所谓的 natural yield 是指在不加 redundancy 的情况下看到的 yield,我们 foundry向 customer 提供的都是 natural yield. 什么是 redundancy 我稍后会讲。28 127 bitcell design targe
6、t 暂时定的是 128mega, 但是困难很大， 目前 28PS 127 还没有 yield。28PS 155 的64M SRAM array yield 大概在 10%到 20%。28HKMG 情况更糟， 127 和 155 在 nominal vdd 下都没有看到 yield。Slide 3. 这是最常用的 6T-SRAM 的基本电路图，1 个 bitcell 由六个 transistor 组成，四个 NMOS 和两个 PMOS。这个电路图的连接关系似乎有点乱，我们看一下简化的电路图，SRAM 的核心部分是两个 cross-coupled inverter 组成一个正反馈回路，可以保证SR
7、AM 有两个稳定的存储状态 “0”和“1” ，电荷存储在 n1 和 n2 两个 storage node 里面，n1 和 n2 的电容主要是寄生电容和耦合电容，所以 SRAM 和 DRAM 从大的方面来说属于，与此相对应的是非易失性存储器，最典型的是 flash,flash 有专门的电荷存储介质floating gate,电荷被写入之后，即使 vdd 掉电，电荷也可以被保存很长时间，通常是十年甚至更久。除了主体部分的两个 inverter 还有两个 pass gate 主要用于控制数据读写。slide 4. 这幅图是 SRAM array 的 layout，每一个黄色的框框代表一个 bitce
8、ll,整个SRAM array 就是这些 bitcell 的高度重复，我们把 SRAM array 里面具有数据存储以及读写功能的最小重复单元称为 bitcell. 需要特别指出的是，严格意义上来讲，只要 array 里面有一个 biecell 不能 function,这个 SRAM array 就废掉了，到了 32nm 之后，process variation越来越大导致 bitcell fail 的几率越来越高，同时 array volume 也越做越大，最终导致整个SRAM array yield 很低，在这种情况下怎么提升 yield？答案是加 redundancy，具体来讲就是在 a
9、rray 边上额外放上几行或者几列 SRAM, 如果 ARRAY 里面有 bitcell fail 的情况出现，通过相应的寻址操作找出 fail 那个 bitcell 所在的那一行或者那一列，用额外加的这些SRAM 将其替换掉，额外加入的那些 SRAM bitcell 就是 redundancy。Redundancy 说白了就是在那 cost 换取 yield, 是在 process variation 越来越大的情况不得以采取的应对措施，在 design 的时候要不要加 redundancy 要由 customer 来决定。把 SRAM 一个 bitcell 放大之后就是下面这幅图，请大家注
10、意 bitcell layout 的一个特点：中心对称。这是 SRAM 对mismatch 非常敏感的一个重要原因。后面这张图是 SRAM 的 SEM 照片。前面有提到过，SRAM 最大的劣势是 bitcell 占用面积大，为了尽可能省面积，SRAM 经常选用 logic 里面接近甚至超越 minimum rule 的 device, 这是 SRAM mismatch 很严重的最重要原因。最后这张表列出了 40ll 242 bitcell device 的 width 和 length，可以明显看出，PD width 最大，PG 其次，PU 最小，为什么是这样的一种排序，在 cell rati
11、o 那一部分会讲到。Slide5.这是 SRAM 一个 block 的示意图，SRAM array 做得很大比如 128mega 的时候需要很多 block。SRAM 要能够实现数据读写功能，除了 array 主体部分之外，还需要相应的 pheriphery 就是控制电路，包括用于行选列选的 pre-coder/decorder，用于 read 的 SA，用于 write 的 write driver,以及用于数据输入输出的 I/O 和 bufferSlide5.对于随着技术不断往前推进，电子产品性能飞速提高，同时功耗也越来越大，对于 memory 而言，它可以占到整个 SOC 总功耗的一半以
12、上。相比较而言，待机功耗会更重要，因为电子产品大部分时间还是处于 standby 状态。那总功耗可以分为两个大的部分：static 和 dynamic,也可以称为 standby 和 active。Static power 与 leakage 和待机电压成正比，dynamic 这部分与 load capacitance、工作频率以及工作电压有关。降低功耗的最简单办法就是降低电压，SRAM 有一些特殊称谓，SRAM total leakage 称为 standby current,最小待机电压称为 DRV，最小工作电压称为 Vccmin。制约整个 SOC 的 Vccmin 不能很低的原因很多时候
13、就是 SRAM 的 Vccmin 降不下来，是什么东西在制约 SRAM 的 Vccmin,我在mismatch model 那里向大家解释。Slide 6.下面我们来看 SRAM 最简单的一个状态：standby，也成为 hold 或者retention。在 standby 的是时候，WL 接低电位，这样 PG 就关掉了，保证 bitcell 不与外界发生数据交换，同时 precharge bitline 和 bitlinebar 到高电位，为数据读取做准备。下面引入 SRAM 最最重要的一条曲线：butterfly curve。它对于 SRAM 的重要性到了一种怎么样的程度呢？如果你去查阅一
14、些关于 SRAM 的 paper,只要有需要比较 SRAM 性能的地方基本都会把butterfly curve show 出来，所以理解 butterfly curve 是 SRAM 的关键所在。Standby 状况下的 butterfly curve 是最简单的，应为我不需要考虑 PG 的影响，它就是两个 cross-coupled inverter 对应的 voltage transfer curve, 简称 VTC，它是 inverter 最基本的特性。之所以称为butterfly curve 是因为它很像蝴蝶翅膀。我们最关心的是 embedded 在 butterfly curve 里
15、面的两个 square,在理想情况下，也就是不考虑 mismatch 的时候，这两个 square 完全相同，整个 butterfly curve 关于 y=x 对称，我们把内嵌最大的 square 对应的边长称为 static noise margin, 这是 SRAM 最重要的一个概念。 Hold static noise margin 可以用来表征 SRAM 在standby 情况下的稳定性，这个值越大，表明 SRAM 待机状态越稳定，这个值的大小有什么决定？引入 SRAM 第一个 ratio:alpha ratio, PU 与 PD idsat 的比值，与 PG 无关，因为 PG是关掉
16、的，这个比值越大，hold margin 越大。Butterfly curve 一般有三个交点，左上和右下的交点分别对应 SRAM“0”和“1”两个稳定的存储状态，中间的交点是准稳态 ，只存在于理论上，处于这种状态的 SRAM 很不稳定，稍微有一些 noise，就会向两外两个稳态演化。Slide 7.借助 hold butterfly curve 引入 SRAM DRV 的概念，DRV 是指在保证数据正常存储的前提下最小的待机电压。我们当然希望 DRV 越小越好。我们看一下理想情况下也就是不考虑 mismatch 时候的 DRV, 当 vdd 变小的时候，内嵌的那个 square 也跟着变小，
17、当 vdd 小到一定成的的时候，这两条 VTC 相切，这是临界点，Vdd 再小一点点，两条VTC 就没有交点了，稳态点不存在了，换句话说就是 data hold 不住了，那存储的信息就会丢失，standby fail. Slide 8.这是我拿 model 实际仿真的结果，vdd 减小，hold margin 跟着减小，到 0.06v的时候降为 0, 我把这幅图单独摘出来，这是理想情况不考虑 mismatch, DRV 大概是0.06V，考虑 mismatch 的话，DRV 会大很多。这是 65LL ULP 525 实测的 DRV 分布情况，里面包含了 mismatch, 要保证测到的所有 b
18、itcell 都能够正常存储数据， DRV 大概是 0.7v。从这里大致可以看出 mismatch 的作用有多么大。 Slide 9.前面讲的 DRV 是从电压角度衡量待机功耗，另外还可以从电流的角度去看，也就是 standby current。待机条件下，WL 关掉，BL 和 BLB precharge 到高电位，standby current 定义为从 Vdd 流到 Vss 端总的 leakage current,包含了 6 个 transistor 全部的 leakage, 根据电 流守恒， vdd 和 vss 两端的电流相等。这是 65nm 的一个 leakage path 示意图，每
19、个 generation 都可能不一样，所以仅仅可以参考。减小 standby current 是降低待机功耗的一个有效途径，加合理的 body bias 可以有效抑制 leakage。Slide10. 下面要讲的是 SRAM 最重要的一个操作：read. 我以 read”0”为例。在读取操作之前先进行 precharge,保证两根 bitline 上电压完全相等。然后关掉 precharge 电路，打开WL，这时候 PG 开启，同时 n2 节点是高电位，PD 也开启，PD 和 PG 组成通路，有电流流过，这个电流称为 Iread 或者 Icell。另外，PD 和 PG 组成的通路进行分压，结
20、果是导致n1 节点的电位被拉高到某一个逻辑低电位，大约是 0.1-0.2V, 这称为 read disturbe，一旦这个值接近或者超过 PD2 的阈值电压，PD2 就会开启，把 n2 节点电位往下拉，并通过正反馈回路，把 n1 节点电位进一步拉高，最后导致存储状态发生改变，我们成为 bitcell flip,一个读取操作造成 bitcell 状态发生变化，这是不允许的。在 n1 节点电压被上拉的同时，BL电位被拉下来，把 BL 和 BLB 电压送到 SA，通过比较就可以判定 bitcell 存储状态。这就是 read 操作的工作原理。Iread 之所以重要，是因为不考虑 SA 判断时间的时候
21、，read time有一个简单的表达式，read time 跟 BL 上的 capacitance 成正比，跟 Iread 成反比，我前边有提过，SRAM 最大的优势是速度快，所以要实现快速读取数据，Iread 就要足够大，同时BL capacitance 足够小，我们可以简单估算一下 read time 的量级，BL capacitance 大概是 0点几个 fF,量级是 10 的负十六次方，BL 上的电压降大概是 0 点几伏，分子量级是十的负十七次方，Iread 大概是几十微安，分母量级是十的负五次方，最后得到 read time 大概是 pico second。实际要考虑 worst c
22、ase，同时加入 SA 耗费的时间，最后这个值大概是几百 ps,到一个纳秒，取倒数对应的频率是 1 到几个 Giga Hz，DRAM 通常是几十到几百 mega Hz。所以 SRAM 比 DRAM 速度快很多。Slide11.那么如何衡量，bitcell 在读操作中的稳定性？还是要看 butterfly curve。在读操作的过程中，WL 是高电位， PG 是开启的，我们看左边 inverter 对应的 VTC，就是蓝色实线，当 n2 输入低电位的时候，n1 输出高电位，PD 关闭，PG source-drain 等电位，对inverter 基本没有影响， 当 n2 输入高电位的时候，就会有
23、read disturbe,导致 read butterfly curve 对应的逻辑低电位会被拉高到 0.1v 附近，同时 square 变小。把 hold 和 read butterfly curve 放在一起就很容易看到这种变化，read margin 比 hold magin 小很多，所以 read 是6T-SRAM 的 worst case。如果 RSNM 过小，bitcell 就有 flip 的危险。Slide11.read margin 的大小是由什么决定的呢？我们引入 SRAM 的第二个 ratio:beta ratio。在读操作的时候，最主要的影响来自与 PD 和 PG， P
24、D 越 stronge，PG 越 weak，n1节点的电位就越不容易被拉高，beta ratio 定义为 PD 和 PG Idsat 的比值，我们可以看到,增大 beta ratio 可以减小 read disturb,有效增大 read margin,提高 bitcell 在 read 过程中抗干扰的能力。Slide 12.下面介绍 SRAM 的最后一个操作：写操作。我以写“1”为例。Bitcell 初始状态是”0”,将 bitline 还是 precharge 的高电位状态，将 bitlinebar 拉低到 ground, 同时打开wordline，n1 是低电位， PL2 开启，与 PG
25、 2 组成通路，PG2 一端接低电位，将 n2 节点下拉，n2 节点电位拉低通过正反馈回路将 n1 节点电位拉高，最终实现写1操作.。Slide13 那么如何判定一个 bitcell 写入的能力呢？还是 butterfly curve. 左边 inverter 再写入过程中电压配置和 read 时候完全一样，因此输出一条正常的 VTC,但是右边的这个inverter 加上 PG2 情况就不一样了，应为 blb 接地，不再接 Vdd，这时候当 n1 输入低电位的时候，通过 PU 和 PG 组成的通路很快将输出端 n2 电位拉低，也就是 n1 出入低电位的时候，n2 不在输出高点为，而是输出了一个
26、接近低电位的电压。这两条 VTC 组成了SRAM 的 write butterfly curve。Slide13 我们同样可以用 write margin 来衡量一个 bitcell 写入的能力，那么 write margin 的大小？我们引入 SRAM 第三个 ratio:gamma ratio，我们可以看到，在写操作的时候，起主要作用的是 PU 和 PG，因此 gamma ratio 定义为 PG 与 PU idsat 之比，PG 越strong,PU 越 weak，越容易通过 bitlinebar 将 n2 节点电位下拉，write margin 越大，写入越容易。Slide13 前面介
27、绍了 SRAM 的三个 ratio,分别用来表征 SRAM hold stability, read stability 以及 write ability，我们希望这三个 ratio 都越大越好，很可惜，如果你把这三个ratio 乘在一起就会发现结果是 1，这说明这三者之间有 trade-off,其中两个变大，另外一个一定变小。在实际应用的时候 beta ratio 是第一位要考虑的，gamma ratio 其次。为了是 beta ratio 大于 1，PD 的 width 会比 PG 大，为了是 gamma ratio 尽可能大，PG width 比 PU大很多。这就解释了前边提到过的三颗
28、device width 的排列关系，同时也可以说明，为什么 SRAM layout 尺寸变化很小，一般就是变化几到十几纳米，因为，你懂其中任何一颗device,都会有 side effect,比如你把 PG AA 变小，PG idsat 就变小，beta ratio 就会变大，但同时 gamma ratio 就会变小， bitcell 写入能力变差，最后 read fail 表少，但 write fail 变差。Slide14 最后看一下 SRAM 会有哪些 failure mode。read 有两种 fail 机制，第一，iread太小，导致 read speed 太慢，甚至根本读不出来，
29、第二，RSNM 过小，导致读的过程中bitcell 存储状态发生反转。Write 有一种 fail，就是因为 write margin 过小，导致在一定时间内写不进去，具体表现就是写入前后状态一样。随着将来工作频率越来越高，对于 write的挑战越来越大，因为 cycle time 很短，差不多就是几百个 ps,在这么短的时间内要把数据顺利写入困难蛮大的。另外提一下，standby current 一般不作为判断 bitcell 能否正常工作的标准，array 里面某些 bitcell standby current 过大，不会导致 bitcell 不能工作，但整个 array的 total
30、leakage 不能超出一定的范围。Slide 15 在将 SRAM model 之前有必要把 process variation 进行简单分类。从 process control 的角度可以把 process variation 分为两大类:systematic 和 random。Systematic 又可以分为两类，layout dependent 和 global，SRAM 不需要考虑 layout dependent，比如LPE/WPE/LOD，因为 SRAM 的 layout 基本是固定的。Global 主要是在生产过程中的 non-uniformity 造成的，比如在退火过程中，w
31、afer 可能会由于受热不均匀产生温度梯度，表现为从 wafer 中心到边缘位置电学特性有特定的分布规律。Random variation 就是指 mismatch,指的是同一个 die 里面离得很近的两个 device 之间的差异。之所以要强调离的很近主要是因为离得比较远的两个 device 会包含由于空间位置不同造成的差异，而这部分差异属于global variation 的范畴。Mismatch 里面占主导地位的是 RDF，可以占到 60%以上。业界比较认可的能够准确量测 process variation 的是 addressable 的 DMA，因为 DMA 有个重大的优势，samp
32、le size 比较大。只有 sample size 比较大的情况下萃取出的 process variation 才比较可靠。Slide 15 这幅图是 semitronix 在 40 上面评估的结果，当 sample size 比较小的时候，得到的 process variation 会有 fluctuation,只有当 sample size 比较大，接近 1000 个的时候得到的数值才趋于平稳，比较可信。Slide 16 造成 mismatch 的因素很多，这里只列举几个最重要的。请大家注意由于 RDF造成的 Vt variation 的公式，sigmaVt 与面积开平方成反比，这是 m
33、ismatch 的一个重要特征，除了 RDF 之外，还有 LER，主要是 patten 的时候造成的，以及 oxide thickness 的fluctuation。Slide 17 从 hierachy 的角度可以把 process variation 分为 ltl,wtw 和 wiw 三组，wiw 再往下分，可以包括 dtd 和 within-die,最后一级就是 mismatch, global variation 的方差是这三级方差之和，local mismatch 是各种机制产生的 variation 对应的方差之和，因为各种机制对mismatch 的影响彼此之间独立，所以可以简单相
34、加。Total variation 的方差是 global 和 local对应的方差之和，因为 global 和 local 之间也是相互独立的。Slide 17 上面这幅图讲的是大家比较熟悉的 pelgrom 提出的理论，mismatch 对应的sigmaVt 或者 sigmaId 与 device 面积开平方成反比，随着 technology 不断往前推，device area 不断 shrink，导致 mismatch 越来越严重，mismatch 的概念很早就有了，但是直到65、55 引起大家的重视，到 40 的时候，mismatch 称为 total variation 的决定因素，
35、我们公司也是在 40 的时候才真正意识到 local mismatch 的重要性。下面这幅图是 40ll 242 PD 这颗 device mismatch 的一些基本情况，我们可以看到， geometry factor,也就是根号 WL 分之一大概是 12.6，1 个 sigma vt mismatch 是 35.6mV, total 一个 sigma 是 38.1mV，算比值的时候要用方差，所以是平方相比，最后结果是 local 占 total 的 87%，sigmaId 情况也差不多，说明 local 在 dominant 整个 process variation，我借用 SPICE t
36、eam NMOS sigmadeltaVt Vs.geometry factor 的这幅图，把 SRAM 对应的那个点点上去，大家就会发现，SRAM 的mismatch 在那个红圈圈范围内。我总结了 SRAM mismatch 大的主要原因有两个：第一SRAM bitcell layout 与生俱来就有高度的对称性，这本身就是 mismatch 的结构，第二SRAM 为了省面积，用到的 device 面积都很小。Slide 18 Mismatch 对 SRAM 的 performance 变差，当考虑 mismatch 的时候，buttterfly curve 对应的两个 sqare 大小不再
37、相等，说明 ”0”和“1”两种状态不再对称。红线是 typical case，蓝线是加入 6sigma mismatch 之后的情况，Mismatch 会导致 DRV, Read margin、write magin 和 iread 同时变差。Slide 19 再来看一下 SRAM model 的架构，传统的 fixed corner model 不区分 global 和local variation, corner range 很大，缺点是它只能告诉 designer，process 最差或者最好的状况，不能提供任何关于电学性能统计分布的状况，比如随机 run 出一个 sram bitcel
38、l，它能够正常工作的概率是多少？并且 local mismatch 越来越严重，array 也越来越大，3*sigma 慢慢包不住大部分的点，这时候就需要后边两种 model, 40 用的最多的是第二种，global-only fixed的 corner model 加 mismatch model。Global corner 专门用来 cover global variation, 在 global corner 上用统计的方法叠加 mismatch。实际上 global 这部分也是有服从统计分布的，为了更加 match real-case,有了第三种 model,full statisti
39、cal model , 与第二套 model 唯一的差别是把 global variation 也用统计的方法描述，确定是 model 表面看不到任何 corner 的信息，只有 run 很多次 monte-carlo 才能确定 corner 的位置。Slide 20 首先来看一下 global only-fixed corner model,首先用 3*sigma global variation 定出 corner spec,用来 cover gobal process variation. 然后可以看到 sram performance 跟 global corner 有依赖关系，对于
40、RSNM 而言，worst case 出现在 FSG 这个 corner,而 WM 的 worst case 出现在 SFG 这个 corner，下面这幅图是 model 实际仿真得到的结果，请大家注意， global variation 对 butterfly curve 的影响是使两个 square 同时增大同时减小，butterfly curve仍然关于 y=x 对称。实际上 SRAM 的 worst case 不仅跟 corner 有关，还跟温度和电压有关，高温会使 RSNM 和 istby 变差，低温会使 WM 变差，如果不考虑 temperature inversion,高温也会使
41、 iread 变差，四个红圈圈指出了 corner 和温度组成的 worst case。Slide 21 再来看看 vdd 对 SRAM performance 的影响，Vdd scaling,会导致 RSNM、WM 和 Iread 同时变差， Vdd 增大会使 istby 变差。Slide 22 如果不考虑 mismatch，SRAM performance 的 worst case process corner/temp/vdd 的一个组合，仔细观察你会发现，除了 TT 之外，SRAM 四个 corner 正好被 SRAM 四种 worst case performance 卡住，如果 T
42、T 定不好，很容易使 SRAM 某个performance 落在 fail 的区域。Slide 23 下面来看一下对于 SRAM 最重要的 mismatch model。我们知道如果 sample size 足够大， device vt 和 id 都是服从标准正态分布的，把 SRAM 中每个 device 相应的model parameter 都用相互独立的一个高斯分布表示，用到的 model parameter 与前面讲到的mismatch 产生的几种主要机制相对应，RDF 对应 Vth 和 u0, LER 对应 XL 和 XW, oxide thickness fluctuation 对应
43、 toxe。这样 sram performance 比如 RSNM 就由单一的一个值变成了统计分布，大家可以看到随着 technology 不断往前推，RSNM 的分布发生了一些变化，mean 值不断减小，分布却不断展宽，用统计的语言来讲，就是 variation 越来越大，bitcell fail 的几率越来越大。右边这幅示意图是在 global-only fixed corner 上面叠加 mismatch model 后 run MC 分析后的结果。Slide 23 下面举一个 RSNM 实际仿真的例子来告诉大家 mismatch 如何使 SRAM performance 变差，蓝线是理
44、想情况下的 butterfly curve，两个 square 大小相等意味着读 0和读 1 时候的 stability 相同，一旦加入 mismatch,butterfly curve 就变成了红线，一个 square变大，另一个 square 变小，由于 bitcell 的存储状态有可能是 0 也有可能是 1，所以我们要考虑 worst case,就是二者中较小那个， RSNM 从 214mV drop 到 173mV，这只是加入mismatch 后其中的一条 curve，其它 curve 也是这样吗？我那 mismatch model 进行 1000 次monte-carlo 分析，每
45、run 一次就出现两个值，对应 RM0 和 RM1,对应坐标中的一个点，我把所有的点都画出来，大家就可以看出规律，RM0 和 RM1 的相关系数是-0.5,属于一般负相关，说明其中一个值增大，另一个的变化趋势一定是减小。我们只关心那个较小值，所以 mismatch 一定是使 RSNM 变差。Slide 24 这幅图是 mismatch model 仿真很多次之后画出的 butterfly curve 的一个分布，这个分布越宽说明 process variation 越大，情况越糟糕。右边这幅图是我在 TT/25C/nominal Vdd 时把每一次 run 出的较小的那个 RSNM 的值提取出
46、来，画成直方图，BPP 自动给出mean 和 sigma, 那条蓝线是标准正态分布，可以看到，RSNM 在 3 个 sigma 以内还是和标准正态分布很 match 的，下面这幅图是在 RSNM 的 worst case FSG/0.9*Vdd/125 度仿真的结果，mean 值和 sigma 同时减小，sigma 减小的原因主要是温度，我们在 mismatch model里面加入了调整了 mismatch 随温度变化的一个 trend,这个在稍后会有说明。右边是对应的纵坐标取对数以后的分布图，可以看到在 high sigma 的区域，RSNM 的分布渐渐偏离高斯分布，这和 paper 中给出
47、的结论一致，而我们最关心的恰恰是 RSNM 在 left tail 附近的分布情况，常规 MC 分析的 sampling 大部分时间话在 mean 附近，如果要直接在 tail 位置抽样需要借助 fast MC 的方法。 Slide 25 讲完了 RSNM 的分布之后再来看一下关于 Vccmin 的一些情况。左边是 40 242 32M array 在 silicon 上量测到的不同 corner lot Vccmin 的分布，可以看到最后的 Vccmin大概是 0.88V,刚好是 0.8*norminal Vdd，那 Vccmin 会跟什么有关？我们有了 mismatch model 之后可
48、以得到 RSNM 和 WM 的分布情况，得到 mean 和 sigma。我们知道对于Gaussian 分布而言，sigma number 与 probability 之间有个对应关系，比如落在 1sigma 区间内的概率是 67%，落在 3*sigma 之内的概率大概是 99.74%，与此类似，SRAM array volume 与 sigma number 之间也有一个简单的对应关系，举个例子，比如我要是 32M 的SRAM array 有很高的 yield,每个 bitcell pass 的概率不能低于某个很接近于 1 的概率，这个概率又可以对应一个 sigam number。我们的到了
49、RSNM 和 WM 的 mean 和 sigam，然后查表知道 32M array 对应 5.54 个 sigma，我们进行一个简单的外推，用 mean 减去 5.54 个sigma，并把不同 vdd 下这个差值都计算出来，找到与 y=0 的交点，并取较大值，就得到了简单退出的一个 vccmin，这个值比量测值偏小，虽然不够精确，但是可以说明问题，mismatch 越大， RSNM 和 WM sigma 越大，整条 curve 像由 shift,交点变大，vccmin 变大。Slide 26 下面举个具体的例子讲一下 mismatch 对 SRAM 的影响到底可以达到什么程度。现在有两家公司 A 和 B 都在做同一种类型的 SRAM，两家公司定的 TT corner 和global corner 都一样，只是两家公司 process variation 不一样，A 好一些，B 差一些，具体而言 A 的 sigmaVt 是 40mV, B 比 A 大了 10%,是 44mV, 两家把 model 做好之后都用 RSNM来指导 design，A 通过 run mismatch model 得到 RSNM worst case 情况下 mean 值是154mV，1 个 sigma 是 30mV, B 的 mean 值也是 154，但 sigma 是 33
