1、以下考虑的分频都是占空比为 50%的。要是不要求占空比为 50%将更加简单一些。使用的器件只有异或门和 D 触发器，而且没有使用触发器的置位和清零，更加没有使用锁相环，电路反正是不难，相信熟悉数电的同学都能理解，也许实际信号可能会存在毛刺，但是用VERILOG HDL 编写，在 FPGA 上实现，运行效果良好(考研的同学考数电，问我怎么奇数分频，然后自己总结了些方法，要是使用其他门电路，不要求占空比，电路会简单很多)（献给武汉工程大学 10 电子信息工程 02 班考数电的同学)2、 4、8、16 2N 分频，直接使用 N 个 D 触发器级联实现：原理：将 D 触发器的/Q 接到 D，那么每来一
2、次上升沿输出端反转一次，从而实现 2 分频1、 3、7、15 2N-1 分频，直接使用 N 个 D 触发器和一个异或门实现：原理：亦采用了 D 触发器的二分频原理，只是当最高位为 0 时，时钟上升沿触发信号，当最高位为 1，采用的时钟下降沿触发，那么当最中间的上升沿来了后最高位为 1，那么紧接着的下降沿也会触发信号，从而可以减少一个脉冲，使得实现 2N-1 次分频（对电路的不同连接改变的是波形的相位）3 分频：15 分频：实质上该电路后面阶段都是二分频，可见前面都是输出信号的倍频成分，因此对该电路而言，第三个触发器输出为 7.5 分频，第二个输出为 3.75 分频，第一个为 1.875 分频，
3、当然波形可能并不是一个规则的，只是说在单位时间内，脉冲数目有那么多任意偶数（N）分频，可以采用 N/2 个 D 触发器：原理：将第一个触发器的 D 接到最后一个触发器的反向输出端，其他的触发器的 D 接到前级的正向输出端，所有的时钟信号接到一起（以下对 6 分频为例说明）使用三个 D 触发器（当然也可以使用 3 分频后再二分频，只是多个异或门）三个触发器的输出端 Q0 Q1 Q2 在每个上升沿后的波形：Q0 Q1 Q2 /Q20 0 0 11 0 0 11 1 0 11 1 1 00 1 1 00 0 1 00 0 0 1可见总共六个状态，以 Q 作为输出可以满足六分频要求，而且占空比为 50
4、%任意奇数（2*N-1）分频可以使用采用 N 个 D 触发器和一个异或门：原理：同上，将任意 Q 或/Q（仅仅只是相位不同）接到异或门一端，时钟接到异或门另外一端，异或门输出作为总共的时钟（也是采用在中间时，同时采集了一个脉冲的上下边沿，从而减少了一个脉冲周期）5 分频为例说明：对信号进行半整数 n.5 分频（n=1, 1.5,2.5，3.5, ）（因为这些信号倍频后是原信号的奇数分频，因此这些信号占空比不可能为 50%）采用 2 组 2n+1 分频（相位不能相同）后将两个信号进行异或可能输出倍频信号（相位相差90 度，占空比 1:1，相位相差 180，输出 1，相位相差 0，输出 0，此处关键是相位的问题）1.5 分频举例：也许以上方法会消耗过多的门电路：因此可以采用如下方法化简：1.5 分频： 或，1.5 分频：2.5 分频：3.5 分频：3.5 分频：（该电路最后输出为 7 分频，因此前级（第二个触发器）输出为 3.5 分频，理论第一个触发器的输出是 3.5 的倍频，即原信号 1.75 分频，但是波形明显不规则）（因为相位的选择上的原因，可能导致波形占空比有很大的差别，甚至无法倍频，因此需要选择合适的相位）需要 VERILOG HDL 代码的童鞋可以留言啦
