1、数字逻辑设计与 VHDL 语言课程实验教学大纲一、制定实验教学大纲的依据根据本校2004 级本科指导性培养计划和数字逻辑设计与 VHDL 语言课程教学大纲制定。二、本课程实验教学在培养实验能力中的地位和作用数字逻辑设计与 VHDL 语言课程在电子信息类专业教学计划中,是一门重要的专业技术基础课。其主要任务是使学生获得可编程逻辑器件（PLD）的原理、硬件描述语言及其开发软件等方面的知识及应用技能。实验课是本课程重要的教学环节,其目的是通过具体的上机操作使学生掌握可编程逻辑器件（PLD） 、硬件描述语言Verilog HDL 及其开发软件的应用，接受基本实验技能的训练，提高学生的动手能力和分析、解
2、决问题的能力。三、本课程应讲授的基本实验理论可编程逻辑器件原理及 MAX+PLUS软件的应用。四、应达到的实验能力标准1、掌握 MAX+PLUS软件的图形输入法。2、掌握 MAX+PLUS软件的文本输入法。3、学会用 MAX+PLUS软件对设计输入进行编译、模拟、仿真。五、学时、教学文件学时：本课程总学时为 40 学时,其中实验为 10 学时,占总学时的 25%。教学文件：校编数字逻辑设计与 VHDL 语言实验指导书实验报告学生自拟。要求学生实验前预习实验指导书，并写出预习报告。指导教师应概述实验的原理、方法及设备使用等，具体步骤和实际数据处理由学生独立完成。六、实验考核办法与成绩评定实验课成
3、绩占本课程总成绩 20%。对无故缺实验者，本门课程实验成绩以零分计。七、仪器设备及注意事项仪器设备：PC 机及其应用软件 MAX+PLUS 注意事项：注意保护设备八、实验项目的设置及学时分配序号 实 验 项 目 学 时 性质 要求 适用专业1 用图形输入法设计 4 位乘法器 2 验证 必做 电技2 对设计的 4 位乘法器进行编译、模拟、仿真。2 验证 必做 电技3 用文本输入法设计 4 位乘法器 2 验证 必做 电技4 用 Verilog HDL 设计模为 60的2 验证 必做 电技BCD 码加法计数器5 用图形输入法或文本输入法设计一个模为 24 的加法计数器2 设计 必做 电技制 定 人：王水鱼审 核 人：张志禹批 准 人：马剑平制定日期：
