1、AD9854的DDS设计论文指导老师专业所在学院所在班级2014年6月目录1绪论111当今频率合成技术分析112本课题研究目标213本文主要内容22DDS简介321DDS构成及原理322DDS的性能参数523DDS频谱计算624杂散抑制93设计思想及方案1031开发环境与开发系统1032芯片特点及功能介绍10321AD9854芯片特点及功能介绍10322C8051F500芯片特点及功能1133芯片管脚定义及串行操作13331AD9854管脚定义及串行操作13332C8051F500管脚定义及操作1734单片机控制AD9854方案可行性分194具体设计及系统原理2141具体电路图21411AD9
2、854电路图及分析21412C8051F500电路图及分析2342整体控制过程23421C8051F500控制AD9854的原理24422具体软件设计265硬件调试2851PCB板的焊接与测试2852整体调试结果296结论3061本文内容小结3062其他设计方案30参考文献31摘要现如今，频率合成技术已经步入了DDS即直接数字合成阶段。作为新一代的频率合成技术，它采用数字控制信号的相位增量技术，可以产生任意波形，它的原理是将待产生的波形根据奈奎斯特量化后存入波形数据存储器，然后由相位累加器来完成对波形数据存储器的寻址工作，在一定的系统时钟下读出，最后用D/A数模转换器转换后得到模拟信号，在经过
3、一些如低通滤波、运算放大等处理得到用户需要的信号。本文主要内容是在DDS的理论基础上以C8051F500芯片作为主控芯片，利用专用DDS芯片AD9854来产生一个BPSK信号信号要具有稳定度高，输出频率准确，具有好的抗干扰能力，频率分辨率高等优点。完成本文主要涉及的工作是熟悉AD9854芯片和C8051F500芯片的特点及各管脚功能，设计硬件电路图，完成硬件电路焊接以及软件调试等。对AD9854的控制主要是通过其内置的各个寄存器来实现的，软件部分是通过KEIL和SILICONLABORATORIESIDE设计实现的。关键词AD9854,C8051F500,DDSABSTRACTNOWADAYS
4、,FREQUENCYSYNTHESISTECHNOLOGYHASENTEREDINTODIGITALSYNTHESISDIRECTLYNAMELYDDSSTAGEASANEWGENERATIONOFFREQUENCYSYNTHESISTECHNOLOGY,ITUSESTHEDIGITALCONTROLSIGNALOFTHEPHASEOFTHEINCREMENTALTECHNOLOGYITCANPRODUCEANYWAVEFORMANDITSPRINCIPLEISSTORAGEINGTHEWAVEPRODUCEDBYNYQUISTQUANTITATIVESTORAGEINTOAREGISTER,
5、THENFINISHAWAVEFORMDATAMEMORYADDRESSINGWORKBYPHASEACCUMULATORSINACERTAINSYSTEMUNDERTHECLOCK,ANDFINALLYGETANALOGSIGNALSBYD/ADIGITALTOANALOGCONVERTERSAFTERCONVERTINGAFTERSOMEPROCESSESSUCHASLOWPASSFILTERINGTHEUSERCANGETTHESIGNALTHEYWANTTHISPAPERSMAINLYCONTENTISBASEDONTHETHEORYOFDDSANDTAKEC8051F500CHIPA
6、SMAINCONTROLCHIP,USINGAD9854CHIPTOCREATEABPSKSIGNALTHESIGNALISHIGHLYSTABLE,THEOUTPUTFREQUENCYISACCURATELY,ITHASTHEGOODANTIDISTURBANCECAPACITYANDTHEFREQUENCYRESOLUTIONHASHIGHERADVANTAGESINORDERTOCOMPLETETHISPAPER,THEMAINLYINVOLVEWORKSARETOFAMILIARWITHAD9854CHIPANDF500CHIPANDTHECHARACTERISTICSOFTHEEAC
7、HPINANDTHEIRFUNCTIONTHENHARDWARECIRCUITDESIGNANDTHELASTISHARDWARECIRCUITANDSOFTWARECOMPLETECOMMISSIONINGETCTHECONTROLOFTHEAD9854ISMAINLYTHROUGHITSBUILTINREGISTERSANDSOFTWAREPARTISTHROUGHTHEKEILANDSILICONLABORATORIESIDEDESIGNREALIZEKEYWORDAD9854DDSC8051F50011绪论11当今频率合成技术分析频率合成技术起源很早，早在二十世纪三十年代便开始出现。那
8、么什么是频率合成技术呢所谓频率合成就是将一些高稳定度、具有一定相位特征的频率源经过电路上的倍频、混频、分频等信号处理然后对其进行数学意义上的加、减、乘、除等四则运算，从而产生任意的具有同样精确度的频率源。当今频率合成技术大致分为三种，即直接模拟频率合成法、间接频率合成法（锁相环路法）、直接数字频率合成。其中间接频率合成法包括脉冲控制锁相法、模拟锁相环路法、数字锁相环路法，本文不做具体分析。本文主要介绍直接数字频率合成法，即DDS（DIGITALDIRECTFREQUENCYSYNTHESIS）。DDS技术是1971年3月由美国学者JTIERENY和CMRADAR等人首次提出的，但是由于当时技术
9、条件的限制没有能引起足够重视。它是一种任意波形发生器，DDS技术真正得到认可是在上世纪90年代，随着电子技术和数字集成电路技术的不断发展给DDS提供了技术平台，使得DDS的优越性不断体现，得到了越来越多的认可。DDS发展至今已经初具规模，各国都在研制DDS产品，其中高精度低功耗也成为基本要求。AD公司生产的AD9851、AD9854,AD9858等都是典型代表，它们功能强大且性能稳定，其系统时钟频率从30MHZ到1GHZ不等，在芯片内部还做了抑制杂散的处理，它们不仅能产生传统的三角波、方波、锯齿波，而且还可以产生任意波形，因此很适合做各种调制方式分析。任意波形发生器除了具有一般函数发生器具有的
10、信号发生功能以外，还可以通过PC控制和手动设置方法产生任意波形，合成和还原任意波形信号。任意波形发生器的主要功能有三1任意波形的生成在实际环境中运行的电子设备，系统或电路受到外界干扰因素的影响，存在着非理想状态的瞬时信号，产生尖峰脉冲，震荡，过脉冲，频率突变等，任意波形发生器的一个重要功能就是产生这类波形信号，提供给待检测的设备或电路系统中，以检测电子或芯片系统的实际性能。2信号还原能力在一些条件较为恶劣艰苦的领域，如航空航天，军事等领域电路运行的状态很难估计或预测，在电子系统或电路生成出来后往往需要进一步的实验测试和验证，而在这种艰苦条件下的实验验证有着较大的风险和较高的成本，不能往复多次地
11、重复类似实验测试和验证来确定电路的功能的正常与稳定。这时，可基于DDS的信号发生器2以利用任意波形发生器的信号还原功能将现实环境下的各种不确定的信号采集下来，并通过计算机收集后发送给任意波形发生器存储，这样就可以利用任意波形发生器不断地重复产生各种条件下无法预知或较难把握到的信号波形，模拟相同的条件与环境，为电路的测试和验证提供稳定的信号发生源。3函数发生在科研机构和公司企业大专院校的科研工作中，为了验证电路的功能，需要将理想波形输入作为激励输入到电路中，观察其功能是否满足要求。任意波形发生器就可以完成这样的功能，产生常用的正弦波，方波，锯齿波，三角波等波形，作为电路的激励源，能满足一般实验和
12、研究的需要。12本课题研究目标本课题主要研究DDS原理及怎样在DDS理论基础上使用AD9854芯片产生BPSK信号波形，其中涉及到对AD9854的控制，这是通过C8051F500芯片实现的。通过对BPSK信号产生过程的掌握进而可以理解其他调制方式下信号的产生过程，其中最重要的是对单片机控制AD9854的过程以及AD9854信号产生过程的分析与理解，这是本文的研究目标。13本文主要内容本文主要内容是阐述一个信号发生器的研发过程，整个系统是C8051F500单片机为主控芯片，以DDS专用芯片AD9854为核心功能芯片，另外配置相应的外围电路，用C语言和KEIL平台开发的一个信号发生器。具体工作如下
13、（1）理解熟悉DDS原理和AD9854、C8051F500的芯片性能，通过对芯片资料的阅读掌握这两个芯片各管脚功能。并对DDS工作过程中产生杂散的原因和DDS频谱进行分析。（2）用PROTEL软件设计相应外围电路，对电路进行分析，确保可以实现预期功能，解决设计中遇到的各种问题。（3）进行软件设计，用于C8051F500芯片对于AD9854芯片的控制，其中要详细了解AD9854内部各个寄存器的作用以及串行操作方法，确保可以产生预期信号。（4）用KEIL下的SILICONLABORATORIESIDE开发环境将软硬件结合起来进行调试，分析产生所需信号的各个环节，解决遇到的问题。（5）对整个工作进行
14、总结。基于DDS的信号发生器32DDS简介21DDS构成及原理对DDS结构由4个主要部分构成相位累加器、低通滤波器、波形ROM表、数模转换器，另外还有参考时钟。其结构如下图所示N位加法器N位寄存器波形存储器D/A转换器低通滤波器参考时钟图21DDS原理结构图1相位累加器是DDS的核心部分，其结构由一个N位寄存器和一个N位加法器组成，它是通过将寄存器的输出反馈到加法器的输入实现的，在每一个参考时钟FC脉冲内，N位加法器将频率控制字K即相位增量与N位累加器上一次累加的相位数据相加一次，把相加后的相位结果送入寄存器保存，因此在时钟的作用下，相位累加器可以不断的对频率控制字进行线性相位累加。由此可见相
15、位累加器在每一个时钟输入时完成一次频率控制字累加，相位累加器最终输出就是合成信号的相位，输出的频率就是DDS的频率。当相加后的结果超出寄存器表示范围时寄存器溢出2N。2波形ROM又叫做正弦查询表ROM其结构图如下基于DDS的信号发生器4P位相位数据M位数据幅值图22ROM结构图它的作用是存储波形幅值数据，进行幅相转换。它用相位累加器的输出作为ROM的相位取样地址，这样就可以把存储在波形存储器内的波形抽样值经过查询表查出，完成幅相转换。寻址原理是N位寻址地址ROM相当于把0360度的正弦信号离散成具有2N个样值的序列，若波形ROM有M位数据位，则2N个样值的幅值以M位二进制数值固化在ROM中，按
16、照地址的不同可以输出相应相位的正弦信号的幅值。3D/A转换器是将波形ROM按采样时钟频率FC输出的幅值数据转换为模拟量，输出波形为阶梯波。波形存储器的输出送到D/A转换器。D/A转换器就可进行上述转换，需要注意的是频率合成器对D/A转换器的分辨率有一定的要求，D/A转换器分辨率越高，合成正弦波ST的台阶数就越多，输出波形精确度越高。4低通滤波器对DAC的阶梯波进行平滑滤波，滤掉DDS中高频杂散部分。对DIA转换器输出的阶梯波ST进行频谱分析可知，ST中除了主频F0外，还存在FC,2FC两边F0和F0处的非谐波分量，幅值包括为辛格函数。因此为了取出主频F0，必须在D/A转换器的输出端接频率为FC
17、/2的低通滤波器。DDS的理论基础是奈奎斯特采样定理,奈奎斯特定理描述为在进行模数转换时，当采样频率FS大于最高频率FC的二倍时，采样之后的数字信号保留原有信号的全部信息，可以完整恢复，其中最小采样速率FS称为奈奎斯特速率。而DDS则为奈奎斯特采样定理的逆过程，它使用离散化后的数值重建原信号。根据乃奎斯特采样定理，采样点的数字化编码被存储在波形ROM的存储单元中，每个采样点占用一个存储单元，并且每一个采样点对应唯一的相位信息，因此可以根据查表来获得。相位累加器的输出端与波形存储器的地址线相连，将相位信息输出到波形存储器中，对波形存储器中的波形数据以频率控制字K为间隔进行查找并输出。波形数据存储
18、器将查找出的波形数据输出到D/A转换器进行数模转换后获得模拟信号。DDS根据地址数据波形ROM基于DDS的信号发生器5正弦信号产生的原理，从相位出发，以不同的相位给出不同电压幅度，最后通过平滑滤波输出所需的频率信号。下图单位元表示正弦函数TRS图23DDS信号生成单位圆T为相位角，是半径R以原点为中心旋转与X轴形成的夹角，其变化范围是0360。S是半径R在选装过程中在Y轴上的投影，当R的端点连续不断的绕圆旋转时，S将在1和1之间取任意值，所以S的长度就是正弦函数的幅度值，即SRSINT。如果单位圆的半径R是不断连续的旋转，而是在一定时间间隔内以等步长相位增量阶跃式旋转，那么正弦函数的幅度信息随
19、着相位信息发生周期性变化，这样就体现出了幅度信息和相位信息的变化。根据不同相位增量的正弦信号发生图可以很容易得出采样信号的幅度变化，进一步根据S值绘制出阶梯式的近似正弦函数，当增量变小时S扫描圆周时间也增长，因此频率就越高，输出的正弦波就越接近实际波形。22DDS的性能参数1相对带宽DDS输出的最低频率是FOMINFC/2N而由于抽样定理和时钟的限制，最高频率FOMAX小于等于1/2FC。相对带宽计算公式如下MINMAX2MINMAXFOFOFOFOF（221）2频率转换时间DDS的频率转换时间可以近似认为是实时的，这是因为它的相位序列在时间上是离散的，在频率控制字改变以后，要经过一个时钟周期
20、以后才能按照新的相位增量累加，所以也就是说，它的频率转换时间就是频率控制字的传输时间，即一个时钟周期。时钟频率越高，转换时间就越短，但再小也不能小于数字门电路的延迟时间。基于DDS的信号发生器63频率稳定度分为长期频率稳定度，短期频率稳定度和瞬态频率稳定度三种，指的是在一定时间间隔内输出频率值与标准频率值间的偏差。4频率分辨率DDS的频率分辨率就是指最小频率，它与相位累加器的字长N有关，只要N足够大，DDS可以得到很小的频率分辨率。计算公式如下NFCFOF2MIN（222）5调制性能DDS可以实现调相、调幅、调频、幅移键控、时移键控、相移键控等功能，这是因为它是全数字的，利用频率控制字或者相位
21、控制字可以实现对频率和对相位的控制。6DDS控制字DDS控制字包括相位累加器字长N、频率控制字K、相位控制字P、相位加法器字长M、幅度控制字A。在信号合成的一个周期内，K不能变化，就是说K在每次改变之前至少经过2N/K个DDS时钟。通过改变P可以控制输出的相位参数，当相位控制字由0变到P时，ROM的输入为相位控制字与相位累加器输出之和，因此输出幅度增加2P/2M。DDS输出信号幅度可以通过在ROM后加一个数字乘法器实现，对输出幅度值编码加权就可以通过幅度控制字A来实现。所以，当DDS相位累加器字长与相位加法器字长确定后，可以通过改变K、P、A来控制DDS的输出频率、输出相位与幅度。7频谱纯度频
22、谱纯度是DDS常用的参数，频谱纯度由杂散分量和相位噪声两个参数。杂散分量又可分为谐波分量和非谐波分量过程中的非线性失真，频率合成器内外干扰或频率合成方式造成。可由频率合成相位噪声是瞬间频率稳定度在频域内的表示，在频域上表现为主频谱两段连续的噪声边带。23DDS频谱计算关于DDS频谱计算可从理想情况与实际情况出发讨论。所谓理想情况是指DDS不存在相位误差、幅度量化误差和DAC误差，整个系统相当于一个理想的采样保持电路，满足理想情况有以下三个条件1ROM的存储值是完全真值，没有量化误差，也就是说DAC的分辨率无限大。2DAC、滤波器是理想器件。3不存在截断，相位累加器的N位输出全部用于ROM寻址，
23、即完全没有相位舍位。DDS信号生成如下图基于DDS的信号发生器7图24DDS信号生成图对于采样保持电路，采样序列SN是周期序列，DDS系统中，其周期可以表示为T2N/GCD2N,K其中GCD表示K和2N的最大公约数，另外由于系统是理想的，DAC也为理想器件所以不考虑量化误差，因此波形ROM得到的幅度序列表示为22COSKNNSN（231）假设采样周期是TC，那么采样电路输出序列为2COS2COSCOS00CCNTTTFNTFNNS（232）SN经过D/A转换就变成余弦阶梯波，得到的阶梯信号是是ST可以表为CNNTTHNSTS（233）其中HTUTUTT,UT为阶跃函数，那么2COS0CCNNT
24、THNTTTFTS2COS0THNTTTFCN（234）现在令2COS0CNNTTTFTM,则THTMTS（235）根据卷积定理JHJMJS（236）从MT的表达式可以看出MT是余弦函数以FC为采样频率的采样信号，所以MT的频谱是余弦函数以FC为周期的周期严拓，其频谱为基于DDS的信号发生器8222200CNCCNFFNFFJW（237）又可以得出HT的频谱为22CTJCCETSATJH（238）将两式代入（236）即可得理想情况下DDS的频谱22000CFFNFNCCNFFEFFNFSAJSCC22000CFFNFNCCNFFEFFNFSACC（239）下面讨论非理想状态下频谱，非理想状态下
25、主要有三种误差干扰，分别为相位截断误差、幅度量化误差和模数转换误差。这些也是产生杂散的主要原因，另外还有一些电磁干扰和噪声干扰也会影响DDS的输出。下图为DDS杂散来源图PNQNDACN图25DDS杂散来源图PN为相位截断误差,在实际情况下，ROM的空间有限，因为为了提高分辨率就需要尽量提高相位累加器的运算字长N，通常取N32,48,64，这样输出到ROM表的地址线就有N位，所需的ROM存储空间为2324G容量的空间，甚至更高，这显然是不现实的。相位累加器不可能都用在寻址，往往只截取相位累加器的高N位作为寻址，因此就引入了相位截断误差。QN为幅度量化误差，量化是指用一个有限的二进制比特来表示一
26、个无限精度的模拟值，因此为了提高精确度就需要足够多的二进制比特数，在ROM中存波形ROMDAC相位累加器基于DDS的信号发生器9储数据和DAC中数模转换需要的是模拟信号量化值，即以2进制表示的模拟量，然而要以2进制数据精确地表示出模拟量，则要求此2进制数据具有无限长位数，但ROM的字长有限，因此一定会出现误差。DACN表示数模转换误差，引起数模转换误差的主要原因是数模转换器的非线性、有限的分辨力和瞬态效应，另外开关开合产生毛刺、积分非线性、差分非线性、数字噪声馈通等都给频谱带来大量的背景噪声和杂散。理想D/A转换器是在输入时理想单频信号的量化值时，输出的模拟信号还是一个单频正弦信号，但由于工艺
27、限制，显示中的D/A转换器都存在一定的非线性。随着时钟频率地提高，DAC对DDS频谱的影响越来越大，在高速DDS信号发生器中，DAC的非线性已成为DDS杂散的主要来源之一。24杂散抑制上文已经对产生杂散的原因做了简要分析，因为杂散对DDS的频谱有严重影响，先结合本设计给出一些抑制杂散的方法。1增大波形的有效存储容量可以减少杂散。截断每少一位，杂散约改善6DB，增大存储容量可通过以下两种方法（1）增大波形存储器的物理容量。但由于硬件以及工艺限制，增加容量意味着增加成本，因此不可无限增大。（2）通过压缩存储技术来改善存储器的数据寻址位。压缩存储技术是针对一些具有对称性的波形。只保留一个周期内的部分
28、波形继而用对称性来恢复其余波形的方法。2采用抖动技术。因为造成相位截断误差的是离散的周期序列，这些误差序列形成的噪声在频域是离散谱线，而噪声就分布在有限的谱线上。下面引入满足一定条件的随机序列破坏误差序列的周期性和相关性就可以使噪声分布在更广泛的范围内，使原来的离散谱功率谱线在大范围内平均，变为较低的噪声基带，因此可以减小误差。3芯片选择。由以上分析可知，DAC位数超过11，杂散性能就无明显改善，所以在选择DDS芯片时要选用大的频率控制字位数和相位有效位较大的的NCO。而AD9854的频率控制字位数有48BIT,相位有效位有17BIT,截断为12BIT，是目前比较有性价比的芯片。基于DDS的信
29、号发生器103设计思想及方案31开发环境与开发系统本设计所采用的开发环境是SILICONLABORATORIESIDE，而KEIL作为它的C51编译器也是一块使用。所谓的IDE只是一个集成开发环境，必须有相关的工具链TOOLCHAIN支持才能编译，调试程序SILICONLABORATORIESIDE需要KEIL的C51编译器（C15）、BL51连接器，A51汇编语言编译器等等一系列工具。KEIL是美国KEILSOFTWARE公司出品的51系列兼容单片机C语言软件开发系统，它与汇编相比更加易学易用，因为它可以采用C语言进行开发。KEIL提供了包括C编译器、宏汇编、连接器、库管理和一个功能强大的仿
30、真调试器等在内的完整开发方案，通过一个集成开发环境（UVISION）将这些部分组合在一起。运行KEIL软件需要WIN98、NT、WIN2000、WINXP等操作系统。SILICONLABORATORIESIDE可以通过51开发器将程序下载到C8051F500，在运行程序的过程中提供各寄存器的视窗，可以看到各寄存器中的值是如何变化，进而了解对AD9854的详细控制过程。32芯片特点及功能介绍下面介绍所用到的芯片功能和特点。321AD9854芯片特点及功能介绍AD9854是AD公司生产的DDS专用芯片，目前AD公司共生产一下三大系列DDS芯片AD985X系列、AD983X系列和AD995X系列。下
31、面简单介绍AD9854芯片。AD9854是高功耗高性能型。AD9854拥有300MHZ内部时钟频率，可以进行FSK、BPSK、PSK、CHIRP、AM等的操作，双综合12BIT数模转换器，超高速，3PSRMS抖动比较，它还有出色的动态性能，4到20倍可编程时钟乘法器，双48BIT可编程频率寄存器，双14比特可编程相位寄存器，12BIT可编程调幅以及输出开/关键控功能，单管脚FSK、BPSK数据接口，PSK可输入/输出接口，具有单管脚频率保持功能的线性或者非线性脉冲等一些优良特征。AD9854数字合成器是一个利用DDS技术、两个内部高速高性能正交DACS控制数字可编程输入输出的综合器件。当给AD
32、9854加上一个确定时钟时，它可以基于DDS的信号发生器11生成高度稳定、频率相位幅度可编程的SINE或者COSINE输出，这些特点可以被用于灵敏的LO以及雷达和其他一些应用。AD9854具有创新意义的高速DDS核心提供48BIT的频率分辨率。通过改变各个寄存器的控制字可以实现基本的信号输出，AD9854提供五种模式，下表将分别给出模式二模式一模式零结果000单音调制001FSK010RAMPEDFSK011线性调频脉冲100BPSK表31AD9854工作模式对照表数字调制的载波是AD9854输出的正弦信号，调制波是一组成的序列，输入到AD9854的FSKBPSKIHOLD引脚PIN29，再通
33、过正确设置DDS其它寄存器即可输出数字调制信号。本文主要讨论BPSK信号的产生，因此给出大致步骤1在频率寄存器1中设置一个载波频率；2在相位寄存器1和相位寄存器2中设置合适的14比特相位控制字；3在29脚输入BPSK数据；4当一切就绪时，使能I/O更新时钟。322C8051F500芯片特点及功能C8051F500是一款功能强大的芯片，它多用于汽车工业，这一系列单片机的功能、速度都比51系列的单片机要强大的多。C8051F500完全整合在MCUS系统晶片上，它可以使用标准的803X/805X汇编器和编译器进行软件开发，一般使用KEIL。它具有8051标准的组架结构，具有增强的CIP51内核，其指
34、令集与MCS51完全兼容，CIP51采用流水线结构，70的的指令执行时间为1或2个系统时钟周期，这个速度是标准8051指令执行速度的12倍，其峰值执行速度可达100MBPS，因此它是目前世界上速度最快的8位单片机。另外它具有系统内部的、非侵入的、告诉的程序调试接口，控制器区域网络有自己的掩码，具有独立的片内时钟源精度最高可达05，设计人员既可选择外接时钟，也可直接应用片内时钟，同时可以在内外时钟源之间自如切换。片内时钟源降低了系统设计的复杂度，提高了系统可靠性，基于DDS的信号发生器12而时钟切换功能则有利于系统整体功耗的降低实现了I/O从固定方式到交叉开关配置。固定方式的I/O端口，既占用引
35、脚多，配置又不够灵活。绝大部分的C8051F系列单片机都集成了单个或两个ADC，它们都是12比特、200KSPS、32信道、单端的集成模拟乘法器的ADC。在片内模拟开关的作用下可实现对多路模拟信号的采集转换。片内ADC的采样精度最高可达24BIT，采样速率最高可达500KSPS，集成了丰富的外部设备接口。它具有64KB或者32KB的片上缓存，4352字节的片上RAM，还有两路UART和最多可达5个定时器及6个PCA（可编程计数序列）模块，此外还根据不同的需要集成了SMBUS/I2C、增强的SPI串行端口、USB、CAN、LIN等接口，以及RTC部件,增强了在信号处理方面的性能，它们都在芯片硬件
36、中得以实现。部分型号具有16X16MAC以及DMA功能，可对所采集信号进行实时有效的算法处理并提高了数据传送能力。在C8051F中，则采用开关网络以硬件方式实现I/O端口的灵活配置，外设电路单元通过相应的配置寄存器控制的交叉开关配置到所选择的端口上。从传统的仿真调试到基于JTAG接口的在系统调试，C8051F在8位单片机中率先配置了标准的JTAG接口（IEEE11491）。C8051F的JTAG接口不仅为在系统测试提供边界扫描功能，它的JTAG逻辑还支持FLASHROM的读/写操作及非侵入式在系统调试。通过边界寄存器的编程控制，可对所有器件引脚、SFR总线和I/O口弱上拉功能实现观察和控制。S
37、ILICONLABS片上2线C2开发接口允许非侵入性的不使用芯片上资源,全速的软件调试，使用安装在最终的应用程序的MCU进行。这种调试逻辑支持检查和修改的内存和寄存器、设置断点、单步进,并停止运行命令。所有模拟和数字外设是全功能的,同时调试使用C2。这两个C2接口可以共享管脚与用户功能,使系统内部调试没有占领包管脚。SILICONLABS公司C8051F系列单片机作为SOC芯片的杰出代表能够满足大部分场合的复杂功能要求，并在嵌入式领域的各个场合都得到了广泛的应用在工业控制领域，其丰富的模拟资源可用于工业现场多种物理量的监测、分析及控制和显示；在便携式仪器领域，其低功耗和强大的外设接口也非常适合
38、各种信号的采集、存储和传输；此外，新型的C8051F5X系列单片机也在汽车电子行业中崭露头角。正是这些优势，使得C8051单片机在进入中国市场的短短几年内就迅速风靡，随着新型号的不断推出以及推广力度的不断加大，C8051系列单片机将迎来日益广阔的发展空间，成为嵌入式领域的时代宠儿。C8051F系列单片机，可以说是功能最全，基于DDS的信号发生器13运行速度最快的八位单片机。33芯片管脚定义及串行操作下面介绍所用芯片管脚定义及串行操作。其中主要介绍AD9854的串行操作，由于F500只用到一少部分管脚，而且没有用I2C总线，顾介绍简略。331AD9854管脚定义及串行操作AD9854有80个管脚
39、，功能强大，其管脚图如下图图31AD9854管脚图各管脚功能不再详细论述，只给出本文所用到的一些管脚管脚编号管脚名称管脚功能描述18D7D08比特双向并行编程数据输入，只在并行模式下才使用，但是在串行模式下须置高或者置低9,10,23,24,2573,74,79，80DVDD数字高电平，一般是33V11,12,26,27,2872，7578DGND数字接地，类似于AGND17A2/IORECET编程寄存器的并行地址输入/复位。A2只在并行模式下使用。IORECET是在串行模式下生效，它的功能是在串行通讯总线基于DDS的信号发生器14出现一些不合适的协议性的错误时提供IO复位。复位并不影响以前的
40、操作，它是高电平有效。18A1/SDO编程寄存器地址输入/双向串行数据输出。A1只在并行模式下使用。SDO是用于串行模式下的三线通信。19A0/SDIO并行地址输入/双向串行数据I/O。A0只用于并行模式，SDIO用于串行两线制通信模式。20I/OUDCLK双向的I/O更新时钟。可以在控制寄存器中进行设置。如果管脚选为输入模式，那么I/O端口缓存里的数据会在一个上升沿到来的时候写入程序寄存器中。如果它选为输出（默认）模式，那么一个连续持续的八个系统时钟的脉冲表明内部频率已经更新。21WR/SCLK将并行数据写入I/O缓存器。还包括SCLK功能。串行时钟与串行编程总线相关联，数据在上升沿写入。W
41、R是在并行模式下生效，可以通过70管脚来改变串/并行。22RD/CS从程序寄存器中将并行数据读出。包括CS功能，CS在串行模式下生效，低电平有效。RD在并行模式下生效。29FSK/BPSK/HOLD它是一个有复合功能的管脚，功能由内部的控制寄存器控制。FSK模式下，逻辑低选择频率F1，逻辑高选择频率F2。在BPSK模式下，逻辑低选择相位1，逻辑高选择相位2调制信号可以由此脚输入。基于DDS的信号发生器1531,32,37,38,4450,54,60,65AVDD模拟高电平，一般接33V。33,34,39,40,4145,46,47,53,5962,66,67AGND模拟低电平，接地。48,49
42、,51,52IOUT分别有单极或互补输出。用于已调信号输出。55DACBP由这个脚与AVDD之间接001UF的电容可以减少失真，使波形符合要求。56DACRSET与AGND之间接5K的电阻。61PLLFILTER锁相环滤波器。64DIFFCLKENABLEREFCLK使能。高电平使能。69REFCLK相关时钟。由晶振产生。70S/PSELECT选择串行或者并行模式，低电平为串行，高电平为并行。71MASTERRESET主复位。对串并总线初始化，是程序寄存器回到原始状态。高电平使能，在上电之后使用。表32AD9854管脚功能表以上为本设计所使用的管脚，接下来介绍它的串行操作。AD9854的工作控
43、制可以通过对其内部寄存器写入数据来实现，本设计采用串行方式操作，另外还有8位并行方式。在串行方式下又分为两线制和三线制两种传输方式，本设计采用两线制方式。在两线制下一个串行操作周期分为两部分，一部分为指令操作，另一部分为数据操作。指令操作又包括对读写方式的操作和给出寄存器地址，它是在前八个SCLK的上升沿写入的。读写方式的操作在第一位，如果是基于DDS的信号发生器160则表明进行写操作，如果是一则进行读操作，而对寄存器地址的操作是由后四位给出，见下表MSBLSBD7D6D5D4D3D2D1D0R/WXXXA3A2A1A0表33AD9854串行操作的指令字节A0A3是控制各个寄存器地址的，这些地
44、址将在33节给出。数据操作是真正控制寄存器功能的比特，下表给出每一个寄存器所需要的数据操作比特数串行寄存器地址寄存器名控制比特数0相位控制字寄存器121相位控制字寄存器222频率控制字寄存器163频率控制字寄存器267控制寄存器4表34AD9854寄存器操作表一个通信周期完成后，AD9954的串口控制器即认为接下来的8个SCLK的上升沿对应的是下一个通信周期的指令字。一般来说必须按照上表写满各寄存器所需的字节数，但是I/ORESET引脚可提供中断复位，当它为高时将立即终止当前的通信周期，而当I/ORESET引脚状态回到低电平时，AD99S4串口控制器认为接下来的8个系统时钟的上升沿对应的是下一
45、个通信周期的指令字，从而保持通信的同步。对AD9854写操作发生在上升沿，读操作发生在下降沿，下图顺便给出传输关系图图32AD9854传输关系图接下来给出传输时序图基于DDS的信号发生器17图33AD9854传输写时序图图34AD9854传输读时序图另外要注意一个细节，通过串行操作写入AD9854的数据时存放在一个I/O缓存中的，而不是直接写入寄存器中，这就要通过一个I/O更新时钟来将缓存中的数据写入寄存器中，我们可以通过I/OUDCLK（20管脚）来实现这个功能。I/OUDCLK包括内部和外部两种模式，内部模式是靠系统自身产生更新时钟。可以通过对32比特的更新时钟寄存器进行编程来控制时钟频率
46、，寄存器的地址列表见421节，两个相邻的更新脉冲之间的时间由以下公式给出2ODCLOCKPERI1SYSTEMN其中N是用户在32比特的更新时钟寄存器里写入的值，N允许的范围是23211。当用户采用外部时钟模式时，一定要使时钟与系统时钟同步以免使数据不能完全写入寄存器。系统默认的模式是内部模式（内部寄存器控制比特是高），因此要将模式转换到外部模式，该比特就必须置低。在选用串行I/O模式下最好使用外部I/O更新时钟，这样可以避免在一个串行通信周期内发生更新，如果在一个周期内发生更新将导致传入寄存器中的数据只能传入一部分，另一部分将被当做其他寄存器的数据而误传。推出默认模式的方法是在上电后对芯片进
47、行外部模式编程，这必须在主复位之后而在REFCLK之前完成，REFCLK接下来可以将这个信息传到寄存器中，使芯片的模式转换为外部模式。332C8051F500管脚定义及操作C8051F500管脚图如下基于DDS的信号发生器18图35C8051F500芯片管脚图各管脚详细功能不再论述，本文只给出相关管脚功能管脚编号管脚名称管脚功能描述2VIO提供I/O电压，必须连接高电平3VREGIN电压调整输入，与2脚一起接高电平4VDD数字高，接33V5VDDA模拟高，接33V6GND数字地7GNDA模拟地11C2DC2接口的双向数据信号12RSK/C2CK低电平有效，外部信号可以提供系统复位40,41,4
48、2,43,44P12，P11，P10P07，P06数字输出/输入表35C8051F500管脚功能表以上为本设计所使用的管脚，接下来介绍C8051F500的端口操作。由于C8051F500功能强大，因此端口有多种模式，输入模式下可以通过对PNMDIN寄存器设置来进行操作，另外复位默认模式下所有端口都是弱上拉状态。当端口用于比较器、ADC输入、外部振荡器输入或者VREF时采用模拟输入模式，PNMDIN设置为0。当工作在模拟I/O下，弱上拉、数字发生器和数字接收器不工作，在模拟模式下读回来的数是零。当端口用于SMBUS、UART、SPI、GPIO等时端口应该使用数字模式，PNMDIN基于DDS的信号
49、发生器19设置为1，在数字模式下必须采用开环模式或者上拉模式的一种，上拉模式是PNMDOUTN1时开始工作，本设计要将读数据口设置为上拉模式。至于输出模式则通过PNMDOUT寄存器来控制，赋值为1则为上拉，0是开环。使能交叉线是通过XBARE寄存器来控制，赋值1则使能，接下来是本设计端口初始化代码VOIDPORT_INITVOIDU8SFRPAGE_SAVESFRPAGESFRPAGECONFIG_PAGEP0MDOUT0X80/ALLP0PINSPUSHPULLOUTPUTP1MDOUT0XFF/MAKETHELEDP13APUSHPULLP1MDIN0X04/OUTPUTXBR00X08/ENABLESMBUSPINSXBR20XC0SFRPAGESFRPAGE_SAVE34单片机控制AD9854方案可行性分采用DDS专用芯片AD9854能够满足高精度、高速度、高分辨率等要求，输出效果好，芯片有宽带和窄带SFDR（无杂散动态范围抑制）可以很好的抑制杂散，两个48位频率控制字，相位累加器高17位寻址正
