EDA考试试卷.doc

.1给出下述Verilog语句的仿真输出结果（本题5分，每个1分）。（1）$displayb ( 4b1010 4b0110 );输出为： 0 （2）$displayb ( 4b1x10 = = 4b1x10 ); 输出为： x （3）$displayb ( 4b1110 ); 输出为： 1 （4）$displayb ( 32b10 ) ; 输出为： 101010 （5）/假设reg 3:0 a; a=4b1010; $displayb( 4a3,a ); 输出为： 11111010 2假设design为Lab1.v，顶层模块名为Lab1；TestBench为Lab1_TB.v，顶层模块名为Lab1_TB, 按下述步骤要求，采用modelsim命令行方式时的完整仿真命令序列为：（本题10分，每个2分）创建物理库mywork: vlib mywork