实验三：状态机实现序列检测器设计.doc

.FPGA课程报告设计题目：状态机实现序列检测器设计学生班级：学生学号：学生姓名：指导教师：时 间：成 绩： .一、实验目的：1. 理解有限状态机的概念；2. 掌握有限状态机的状态图的画法及其含义二、实验原理：本次实验的内容是：应用有限状态机设计思路，检测输入的串行数据是否是”11100101”，本次实验由顶层文件、串行检测、并行数据转串行、数码管显示四个模块组成。1. 并行数据转串行数据模块功能是：可以异步复位，可以在时钟控制下，将并行输入数据din7:0，按照din7，din6，din5，din4，din3，din2，din1，din0的顺序输出至串行检测模块的输入端口din。2. 串行检测模块：输入信号：DIN-1bit的串行输入数据 CLK-同步输入时钟CLR -异步清零信号，当CLR=1，系统输出置0，否则，系统正常工作输出信号： AB-4