.一1.数据类型BIT与STD_LOGIC有什么区别。BIT类型的取值只能是0或1，没有不定状态X，也没有高阻态。STD_LOGIC类型可以有9种不同的值，包括U-初始值，X-不定，0-0，1-1，Z-高阻态，W-弱信号不定，L-弱信号0，H弱信号1.不可能情况。2.信号和变量的异同。信号是全局量，只要在结构体中已经定义，就可以在结构体中的所有地方使用，信号的赋值符号是”=”,信号带入时可以附加延时，信号实际带入过程和带入语句的处理时分开进行的。变量是局部量，只能在进程，子程序内部定义和使用，变量的赋值符号是“：=”，变量的赋值是立即执行的，不能附加延时。3.VHDL语言的基本顺序语句和并行语句有哪些？双性语句：信号带入语句顺序语句：WHAT语句，断言语句，变量赋值语句，IF语句，CASE语句，LOOP语句，NEXT语句，EXIT语句，过程调用语句，NULL语句。并行语句：进程（PROCESS）语句，条件带入语句，选择信号带入语句，并发过程调用语句，块语句。 4.用VHDL语言进行硬件设计的流程是什么？1.分析
