.实验三 8位计数器试验一、实验原理所做8位计数器，有1个时钟输入端，1个同步清0端，输出为8位并行输出，每来1个时钟脉冲，所输出的八位二进制数加1，当由00000000计数到11111111时，计数器返回到00000000重新开始计数。其代码如下：module counter8(out,reset,clk);output7:0 out;(可以不写吗？)input reset,clk;reg7:0 out;always (posedge clk)beginif (reset) out=0; /同步复位else out=out+1; /计数endendmodule本实验采用 ChipScope-Pro生成 ILA/ICON 核，并插入到8位计数器设计中，在线进行观测和调试。二、实验目的1. 熟悉ISE9.1开发环境，掌握工程的生成方法；2. 熟悉SEED-XDTK XUPV2Pro实验环境；3. 了解Verilog HDL语言在FPGA中的使用；4. 通过掌握8位计数器的Verilog H
