VHDL数字时钟实验报告.doc

.VHDL数字时钟设计一、实验目的： 进一步练习VHDL语言设计工程的建立与仿真的步骤和方法、熟悉VHDL语言基本设计实体的编写方法。同时，在已有知识的基础上，简单综合编写程序，仿制简单器械。二、实验环境： PC个人计算机、Windows XP操作系统、Quartus II集成开发环境软件。三、设计要求：运用VHDL语言编写一个数字钟，具体要求： 1. 具有时、分、秒计数的十进制数字显示功能，以24小时循环计时。2. 具有手动调节小时，分钟的功能。3. 具有闹钟的功能，能够在设定的闹钟时间发出闹铃声。四、实验步骤：1. 定义输入输出信号量port( clk:in std_logic; -时钟 speak:out std_logic; -铃 dout:out std_logic_vector(7 downto 0); -晶体管显示 setcl