数字逻辑实验报告-Verilog时序逻辑设计.docx

.电子科技大学实验报告学生姓名：任彦璟学 号 ： 2015040101018指导教师：吉家成米 源 王 华一、实验项目名称： Verilog 时序逻辑设计二、实验目的：掌握边沿 D 触发器 74x74、同步计数器 74x163、4 位通用移位寄存器 74x194， 的工作原理。设计移位寄存器 74x194 设计 3 位最大序列长度线性反馈移位寄存器 （LFSR：Linear Feedback Shift Register）计数器。设计同步计数器 74x163 。三、实验内容：1. 设计边沿 D 触发器 74x74。2. 设计通用移位寄存器74x194。3. 采用 1 片 74x194 和其它小规模逻辑门设计3 位 LFSR计数器。4. 设计 4 位同步计数器 74x163。四、实验原理：.74x74 逻辑电路图CLK_DCLR_L_D