EDA课程设计报告设计题目：用VHDL语言实现数字钟的设计班级：电子1201班学号：姓名：方雅菁指导教师：李世平设计时间：2015年1月9日11日摘要数字钟是一种用数字电路技术实现时、分、秒计时的钟表。与机械钟相比具有更高的准确性和直观性，具有更长的使用寿命，已得到广泛的使用。数字钟的设计方法有许多种，例如可用中小规模集成电路组成电子钟，也可以利用专用的电子钟芯片配以显示电路及其所需要的外围电路组成电子钟。本设计采用赛林思公司的FPGA作为硬件平台、QUARTUSII作为编写程序和仿真的平台来编译程序并实现管教锁定和下载的软件平台来实现数字钟。本设计的程序用VHDL语言编写，由本人独立设计完成。整体采用TOP-TO-DOWN设计思路。最顶层采用元件例化的方法，各个模块内部采用进程和状态机来设计完成。主要电路为：主控状态机模块、秒计数模块、分计数模块、时计数模块、天计数模块、月计数模块、年计数模块、星期计数模块、整点报时模块。关键词：EDA，数字钟，
