EDA时钟设计性报告(共3页).doc

计算机与信息技术学院综合性、设计性实验报告专业：通信工程 年级/班级： 20112012学年第一学期课程名称基于Verilog HDL的通信系统设计指导教师本组成员学号姓名实验地点111机房实验时间项目名称时钟实验类型设计性一、 实验目的1 进一步熟悉时钟的编程实现方法；2 掌握利用EDA软件实现时钟的基本原理；3 熟练使用Quartus进行编程；二、 实验仪器或设备 装QuartusII软件的微机一台三、 总体设计（设计原理、设计方案及流程等）时钟利用软件实现时分别实现小时，分钟，秒的计时，同时复位键按下时计时归零。五.仿真波形六 实验步骤（包括主要步骤、代码分析等）module shizhong10(clk,clr,pause,sh,sl,mh,ml,hl,hh);input clk,clr,pause; output 3:0 sh,sl,mh,ml,hl,hh;reg 3:0 sh,sl,mh,ml,hl,h