FPGA数码管动态显示Verilog7页.docx

FPGA数码管动态显示（BCD）/smg_top.Vmodule smg_top(clk,rst_n, sm_cs,sm_db,num, /用于仿真dis_data_in /用于仿真);input clk;/ 50MHzinput rst_n;/ 复位信号，低有效input 9:0 dis_data_in;/用于仿真/reg 9:0 dis_data_in;/显示数据wire 11:0 dis_data_out;/显示数据output 2:0sm_cs;/数码管片选信号，低有效output 3:0 num;/用于仿真 output6:0 sm_db;/7段数码管（不包括小数点）smg_display smg_display(.clk(clk),.rst_n(rst_n),.