FPGA设计技巧如何减少关键路径上的组合逻辑单元数在FPGA中每条关键路径上的逻辑单元都会增加一定的时延。因此为了保证关键路径能满足时 序约束，设计时必须考虑在关键路径上如何减少逻辑单元的使用。下面的例子说明了如何减少关键路径上的逻辑单元个数。首先假设“critical”所经的路径是一条关键路径，在下面的例子中“critical”经过了2个逻辑单元。为了减少“critical”所经过的逻辑单元数，对程序进行如下的修改，使“critical”经过的逻辑单元变为1个。2.2资源共享资源共享能减少宏单元的使用数量，因此在设计时同样可以通过编写合适的程序来达到资源共享的目的。下面举一个简单的例子来说明。下面是1个二选一选择器和2个加法器。为了能够加大资源的利用率，重新书写代码已达到资源共享目的。2.3为优化逻辑而进行的复制设计人员在利用综合工具对可编程逻辑器件进行综合时，都会面临一个问题，即综合工具并 不能对复杂的设计实现最佳的布局、布线结果。大多数综合工具都有一
