Verilog编写的RS232(Uart)程序7页.docx

module my_uart_top(clk,rst_n,rs232_rx,rs232_tx);input clk;/ 50MHz主时钟input rst_n;/低电平复位信号input rs232_rx;/ RS232接收数据信号output rs232_tx;/RS232发送数据信号wire bps_start1,bps_start2;/接收到数据后，波特率时钟启动信号置位wire clk_bps1,clk_bps2;/ clk_bps_r高电平为接收数据位的中间采样点,同时也作为发送数据的数据改变点 wire7:0 rx_data;/接收数据寄存器，保存直至下一个数据来到wire rx_int;/接收数据中断信号,接收到数据期间始终为高电平/-/下面的四个模块中，speed_rx和speed_tx是两个完全独立的硬件模块，可称之为逻辑复制