verilog串并转换并串转换(共23页).doc

1.设计名称：38译码器带使能端的主要功能：实现38译码功能，并且在使能段处于低电平是输出为00000000设计框图：设计代码：module decoder3_8(a,b,ena);input 2:0 a;input ena;output 7:0 b;reg 7:0 b;always (ena,a)if(!ena)begin b=8b00000000;endelse begincase(a)3b000: b=8b00000001;3b001: b=8b00000010;3b010: b=8b00000100;3b011: b=8b00001000;3b100: b=8b00010000;3b101: b=8b00100000;3b110: b=8b01000000;3b111: b=8b10000000;default: b=8b00000000;endcaseendendmodule