/- / File : top.v / Generated : 2011-07-20 / Author : wangliang /- timescale 1 ns / 1 ps module top ( KEYO ,KEYI ,clk ,Y , rst; input 3:0 KEYO ; /与原理图一致，是键盘输出端口给FPGA input clk ; input rst ; output 3:0 KEYI ; /与原理图一致，是FPGA输出给 键盘 output 7:0 Y ; wire keypress; wire scanclk; wire 7:0 temp ; wire
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