Verilog-10进制计数器电路3页.doc

练习设计一个10进制计数器电路，把10进制计数器的计数结果送到一位数码管显示，要求计数器的计数频率为1Hz。系统时钟为25MHz，要求系统同步复位，高电平有效。完成电路设计框图，各模块仿真以及系统功能仿真和下载编程。分频器：module fenpin25(clk,rst,clk_1hz);inputclk;inputrst;outputclk_1hz;regclk_1hz;reg23:0cnt;always(posedge clk or posedge rst)beginif(rst=1b1)cnt=24d0;else if(cnt=13107119)begincnt=24d0;clk_1hz=clk_1hz;endelsecnt=cnt+1;endendmodule十进制计数器：module cnt10(rst,clk,cnt);inputrst,clk;output3:0cnt;reg