Verilog-冒泡排序资料(共10页).doc

深 圳 大 学 实 验 报 告 课程名称： Verilog数字系统设计 实验名称： 四个8位2进制输入数据的冒泡排序 学院： 信息工程学院 专业： 电子信息工程 班级： 2010级电子2班 组号： 指导教师： 报告人： 学号： 实验时间： 2012 年 11 月 6 日 星期 二 实验地点 南区N413 实验报告提交时间： 2012.11.11 实验要求：1、 掌握任务在Verilog模块设计中的应用；2、 学会在电平敏感列表的always中使用拼接操作、任务和阻塞赋值等语句，并生成复杂组合逻辑的高级方法；3、 掌握利用有限状态机实现一般时序逻辑