verilog实验-计数器实验报告(共22页).docx

计数器1、实现目标及介绍实验实现了一个简易的计数器，计数范围可达899（0899），通过key4按键计数，每按下一次，计数加一，百位数显示在led上，个位与十位显示在数码管上。为十进制计数，数码管1计数到九后置零。数码管2获得进位加一，数码管2到9后当再次获得个位进位时再次向百位进一，点亮led1，每百位点亮一个led。此外key4为清零键，可随时按键清零。2、效果展示计数99清零计数100视频展示（双击观看）3、代码实现与模块分析1.顶层模块module jishuqi(input wire clk,rst, /时钟和复位输入input wire key1, /拨码计output wire 7:0led,output wire 8:0 segment_led_1,segment_led_2 /数码管输出); wire key_pulse;reg7:0 cnt;