EDA实验JK触发器(共2页).doc

图形JK触发器设计：电路的时序仿真波形：JK触发器的VHDL设计：library ieee;use ieee.std_logic_1164.all;entity jk isport(j,k,clk: in std_logic;q,nq: buffer std_logic);end;architecture behave of jk issignal q_s,nq_s:std_logic;beginprocess(clk)beginif(clkevent and clk=1)thenif(j=0)and(k=1)thenq_s=0;nq_s=1;elsif (j=1)and(k=0)thenq_s=1;nq_s=0;elsif(j=1)and(k=1)thenq_s=not q;nq_s=not nq;end if;end if;q=q_s;nq=nq_s;end process;end;相应输出的仿