从Verilog仿真原理看阻塞和非阻塞赋值（续：例子） / 2006-09-12 00:21:49 / 天气: 晴朗 / 心情: 高兴 / / 按照hwei的指示，我现在举一个例子再深入探讨一下Verilog的阻塞和非阻塞赋值，希望对大家有益，哈哈。EDA中国门户网站5a io 我看过很多文章都说，阻塞赋值适合组合逻辑建模，而非阻塞赋值适合时序逻辑建模。事实上，在大多数情况下，这样做是正确的。但是，在某些情况下，不能片面地这样理解。zA*egm:D&x0 下面是我以前编的一个匹配滤波器的例子，为了方便理解我截取了其中一段程序：EDA中国门户网站px-u e.P | reg signed 5:0 corr_reg;EDA中国门户网站?!Hz1 Q zK always (posedge clk,negedge SysRst_n) beginEDA中国门户网站 :Rc3*7P oo I if (!SysRst_n) beginEDA中国门户网站bN
