任意倍数奇数分频-Verilog2页.docx

自己写的代码，只是经过功能仿真之后的。如果有更好的方法的话，请指教了。/奇数分频module div_clk(input clk_in,input rst_n,output clk_div);reg 3:0count1;reg 3:0count2;reg clk_div_1;reg clk_div_2;always (posedge clk_in , negedge rst_n) beginif(!rst_n) begin count1=4b0;clk_div_1=1;end else if(count1=4b0010)begincount1=4b0;clk_div_1=0;end else begin count1=count1+4b1;clk_div_1=1;endendalways (negedge clk_in , negedge rst_n)begin