2.1 Verilog HDL的语言要素Verilog HDL语法来源于C语言基本的语法，其基本此法约定与C语言类似。程序的语言要素称为语法，是由 符号、数据类型、运算符和表达式构成的，其中符号包括空白符、注释符、和转义标示符、关键字、数值等。2.1.1 空白符空白符包括空格符（b），制表符(t)、换行符和换页符。空白符使代码看起来结构清晰，阅读起来更方便。在编译过程中，空白符被忽略。2.1.2 注释符Verilog HDL语言允许插入注释，标明程序代码功能、修改、版本等信息，以增强程序的可阅读性和帮助管理文档。Verilog HDL有两种注释方式1) 单行注释：单行注释以“/”开始，Verilog HDL忽略从此处到行尾的内容2) 多行注释：多行注释以“/*”开始，到“*/”结束，Verilog忽略其中的注释内容。2.1.3 标识符和转义字符 在Verilog HDL中，标识符（Identifier）被用来命令信号名、模块名、参数名等。它可以使任意一组字母、数字、$符号和_符号的组合。应该注意的是，标识符的字符区分
