1、毕业设计（论文）外文翻译题目TEACHINGHARDWAREDESCRIPTIONLANGUAGESTOSATISFYINDUSTRYEXPECTATIONS学习硬件描述语言以满足市场预期作者GARRISONWGREENWOODEMAILGREENWDECEPDXEDU行业要求电脑工程师在FPGA原型方面的专业知识。如今,一个片面的硬件描述语言（HDL）例如VERILOG或VHDL语言已经不够了。但是不幸的是，许多大学不教实用的东西，例如业内工程师所写的RTL合成代码。因为这种材料是作为高级教授在数字设计主题讲座时讲的主要内容。他们没办法用充足的时间来对教授的东西进行实践并使用第三方IP和其他
2、重要议题。本文介绍了以VERILOG语言为基础的FPGA原型设计过程，完全和任何数字设计所分开。当然是与原型FPGA供应商的应用笔记为参考，采用业界标准的EDA工具，以满足业界市场预期。关键词硬件描述语言，原型，RTL，合成，数字设计。当今的就业市场人士希望计算机工程系的毕业生了解硬件描述语言（HDL），并有实际操作现场可编程门阵列（FPGA）的设计经验。最好是已广泛应用于工业设计的参加电子设计自动化（EDA）设计是非常可取的，因为它缩短了新雇用刚毕业学生的学习曲线。不幸的是，许多大学的课程，教HDL和FPGA语言远远达不到行业设计的要求。行业并不希望他们只是稍微熟悉VHDL或VERILOG，
3、它希望他们可以完整的编写可综合的代码，可以在设备上直接运行。大多数大学教授HDL作为数字化设计课程的一部分（例如，见参考文献1，2，3）。这种理念的部分原因可能是许多数字化设计的教科书现在纳入VHDL或VERILOG的材料。但其中主要的问题在于HDL作为数字化设计课程教学的一部分没有符合行业的要求，更加不好的是教会学生们相信他们自己都经过了准备。其中很重要的原因就是时间。当你花课堂时间教触发器，卡诺图，有限状态机，内存等等，你没有多少时间来教HDL语法和语义，写测试平台，建设设计层次结构，编写综合的代码或解释厂商和第三方的知识产权（IP）的使用。该课程的目的，本文描述是教你如何写VERILOG
4、HDL传输级（RTL）的合成代码。学生学习的目标不是要代码设计，可模拟，而是代码设计，可以合成。事实上，VERILOG的程序，不能合成完全是毫无价值的。但只是写代码合成又不太理想。学生们被教授如何编码设计，电路，没有不必要的或过度的时间延迟。没有人教他们如何使用IP模块和如何提取综合报告，检查他们的综合设计质量。这些主题只是在HDL的教科书中被提到。幸运的是，主要的FPGA供应商提供的应用笔记突出良好的编码实践，利用其TICULARFPGA架构补充课本。在本文中，我描述了一个初级水平的HDL过程，在过去三年在波特兰州立大学，这完全符合行业要求任教。课程结构的详情载于下文。在最后一节，我会透露一
5、些有关课程从事地方工业的意见。教学方法课程定位讨论课程的内容是很重要的审查FPGA设计的过程。这一审查将有助于解释为什么许多课程的教学与教学相结合的HDL数字化设计低于行业预期。图1显示了FPGA的设计流程。虚线框中的所有任务进行设计简约化。附近的上箭头指在验证失败后，必须通过修改VERILOG源代码，然后重新设计处理。在HDL设计中，这个过程开始于数字电路的描写。编译的源代码随同组件库被输入到一个综合器中并严格按照设计时序和功耗的要求。该综合器采用HDL描述的设计，并使用组件库设备，创建一个电路，满足任何设计的约束。该合成器提供其他EDA工具输出，逻辑功能被分配到一个FPGA可配置逻辑块和块
6、体之间。由设计实现工具而产生的比特流被用于FPGA程序。从图1来看，应当清楚，综合是一个复杂的过程，即使其中有不少是完全自动化的。这就是FPGA的设计环境。那么，为什么FPGA设计还要在这种情况下教授如果目的只是要教导学生如何去描述一个HDL，那么只要教数字电路的语法，然后把HDL设计方作是数字设计的附属结构就可以了。这是大多数数字化设计教科书中所采取的做法。不过，业内希望工程师们可以写RTL及的代码综合，虽然在数字设计过程中没有足够的时间来教导。例如，试图教有限状态机的同时，又包括对硬件描述语言的规则的教授。哪里是在数字设计过程中适当的位置，讨论IFTHEN和CASE语句的取舍在数字设计课程
7、中，第三方的FPGA原型IP支持数字化设计和数字频率合成器是最好的子，在那里数字化设计和数字频率合成器是完全独立的课程，也不会互相干扰，每个都可以做深度介绍。简单地说，数字化设计教学的时间原则是不要把时间花在编写可综合的RTL代码。试图在一门课程上教两个科目将不能教好任何一个。图1FPGA设计思路课程内容欧洲经济委员会351（硬体描述语言与原型）学是一个初级水平课程。欧洲经委会351一类HDL和FPGA原型这不是一个数字化设计类。所有可用的上课时间是专门学习VERILOG和合成的FPGA设计。整个仿真和合成过程，包括建立覆盖设计层次结构，控制流体系结构，采用第三方IP，脚本和测试平台的设计。双
8、方通过JTAG接口和板载微处理器的编程方法使用在系统编程。学生已经完成了数字电路和系统设计课程，所以不用把上课的时间都花在教学数字化设计上。EDA工具的描述，虽然超出了门级网表没有什么详细讨论。布局规划，布局，设计的RTL仿真和其他步骤都留给其他课程。FPGA的囤积描述该FPGA库如图1所示。一个莱迪思半导体LFX125BFPGA，在FPGA板上安装设备。设计约束虽然只涉及诸如功耗或其他方面，但由于时间的约束，在讲座中只讨论有关脚本的任务。学生可自由选择任何ASCII编辑器创建VERILOG源代码。实际完成的合成与ISP臂设计的软件工具。该软件包括综合和仿真第三方的工业合作伙伴的工具，分别为S
9、YNPLICITY和MENTORGRAPHICS。它还包括ISPVM，而这实际的器件编程。为课程网页包含了完整的分步教程来指导整个模拟的学生/合成过程中使用这些EDA工具。在课程中使用当地生产的FPGA板如图2所示。虽然没有理由说明其他的FPGA评估板无法使用。我们的开发板会同时具有一个板载的25MHZ时钟，以及一个外部时钟源BNC连接器。两个小的I/O端口可驱动小型外围设备。双7段显示器，另加8个LED指示灯提供。一个8位DIP开关具有上拉电阻，允许数字输入。开发板具有有短路和过电压保护。一个去抖按钮复位开关可以作为额外的数字输入或用户重新开机使用。编程比特流是通过JTAG接口下载。逻辑分析
10、仪接口，可以通过机载测试连接。所有的引脚分配完成合成工艺过程中使用或者使用GUI或从设计约束文件的ISP杠杆软件。图2FPGA板半导体LFX125B。教学方法这门课共有四个不同的阶段。在第一阶段的学生将学到对合成过程总体介绍和了解VERILOG模型。具体来说，学生们被讲授有关设计的层次结构，模块实例，端口连接的规则和建立一个有效的VERILOG描述的其他方面。语法尽可能省略以避免混乱。例如MODULEMYDESIGNCLOCK,A,B,QINPUTA,B,CLOCK/INPUTDECLARATIONSOUTPUTQ/OUTPUTDECLARATIONSENDMODULE就足以说明了基本的VER
11、ILOG模块的结构，而隐藏，如分配陈述或门级原语，这不是在这一点上重要的的设计细节。第二期集中，不必担心合成（除了在课程内容上所述的免除部分）的语法和语义的VERILOG。因此，只有模拟在这个阶段完成。学生学习，在顺序，门级，数据流的编码方式和行为。抽象水平被教导在那个特定的顺序，帮助学生避免诱惑的行为水平。学生们在其他课程上用C/C来编码，一个类似C的语法往往是它们的默认选择的编码方式。然而，重要的是让学生充分认识到，VERILOG不是一种编程语言，而是一种数字化设计语言。设计过程图1所示。设计时很少见到一个尝试所有规格的设计。时序收敛，当所有的时序要求得到满足，通常需要大量的设计迭代次数。
12、往往很少有工程师可以做设计时有一个时序规范假设时序要求不能放松除修改原始源代码。在某些情况下，不同的语法将解决这个问题，往往一个低级的模块组件式必要的。因此，必须让学生学会在门级，数据流和行为的抽象层次编码。教导学生初步的抽象逻辑门级（以延迟语法省略）。它提供了一个对HDL的温和的介绍，容易解决。通常一个例子足以说明这门级实现，同时也让工程师在合成过程中最大的控制。我们的目标是要教导学生RTL合成的编码实践。因此，当然不纠缠于门编码风格水平，迅速转移到数据流的水平，然后到行为级水平。在延迟语法也忽略了数据流的设计。到现在为止所有的学生都配有测试平台。最初的行为水平的例子，而不是只用文字描述数字
13、电路的测试平台。这种方法允许LHS和RHS之间详细的讨论产生测试激励，以及初始和永久的过程语句。然后对数字电路进行了描述，这是正确的方向，如引进循环或重复的IFTHENELSE结构等语法。通常数字电路的第一个例子来说明的门级和抽象数据流水平，从而提供了一个合理的对象来比较它们之间相同的地方。在第二阶段结束时学生了解必要的语法和语义来描述门级、数据流和行为层面的数字设计。进入第3阶段VERILOG语法，但现在的重点是编写有效的RTL合成的代码。图表显示学生的语法说明如何影响得到什么类型的电路合成。FPGA供应商的应用笔记发挥的重要角色。例如，莱迪思半导体编码原则讨论层次编码，设计划分，有限状态机
14、编码规则，与外壳之间的区别的IFTHEN编码，管道内衬设计，避免闩锁的推论。使用合成指令的描述以及如何使用莱迪思半导体公司FPGA合成库有效地合成的RAM。第4阶段包括脚本、第三方IP、报告提取和FPGA编程。TCL脚本没有正式教，但他们在FPGA设计和验证过程中进行了讨论。第三方IP是在这个阶段大量讨论。特别是，新思科技的DESIGNWAREIP模块，供应商介绍了使用方法。这两个函数调用实例方法和IP显示。学生们讲授了EDA工具生成的报告类型。最后，学生都显示SPI接口对FPGA编程，以及详细介绍了JTAG接口和如何使用它不仅FPGA的编程，而且还缺乏其它可编程器件的边界扫描接口。实验室的描
15、述实验室实验对VERILOG学习是至关重要的。由学生模拟课堂的第二个星期的简单设计。如前所述，所有的测试平台和实例，都考虑到学生，直到他们能在第二阶段写自己的测试平台，模拟抽象各级。重要的是要强调对学生的模拟器是不是就在那里，以验证设计的功能。模拟器也发挥了学习VERILOG的语法和语义的重要作用，相应的，因为它们提供了一种探索。事实上，当问一个问题时，在一定的语法特定情况下，学生总是尝试在模拟器结果出来时看个究竟。综上所述学生必须有能力证明1描述复杂的VERILOGHDL数字设计；2设计测试平台所需的测试数字设计3描述语言的语法，以有效的促进综合设计4描述第三方IP模块在FPGA设计过程中如
16、何使用；5应用设计自动化工具，以综合FPGA设计。我们在学期末非常积极的收集了学生的反馈信息。他们认为课程有趣、刺激，（最重要）有关其职业生涯。波特兰州立大学计算机工程专业的学生需要完成两项高级任务。在波特兰，俄勒冈州地区有一个包括如英特尔和主要EDA厂商如SYNOPSYS和MENTORGRAPHICSIC等业界广泛的高科技产业。高级项目已经有了一个技术顾问公司的资深工程师作为该行业的赞助商。由于是第一次，我有三个高级项目监督小组并积极参与了所有三个项目的FPGA综合一个项目小组设计了一个打印机接口，第二个小组比较了两种商业逻辑合成相对表现第三队设计了一个串行器解串器（SERDES）架构的测试
17、平台。在该项目至少有一名成员，每队收到了来自该公司聘用，并给予最终的原因是，该公司对人员FPGA原型和写RTL合成代码的能力的印象极为深刻。引用1ASAGAHYROON,FROMAHPLTOVHDLACOURSEINHARDWAREDESCRIPTIONLANGUAGES,IEEETRANSEDUC,4342000,4494542SAREIBI,AFIRSTCOURSEINDIGITALDESIGNUSINGVHDLANDPROGRAMMABLELOGIC,INPROC31STASEE/IEEEFRONTIERSINEDUCATIONCONFERENCE,OCTOBER2001,PP19233
18、JBOLUDA,MPEIRO,MTORRES,RGIRONESANDRPALERO,ANACTIVEMETHODOLOGYFORTEACHINGELECTRONICSYSTEMSDESIGN,IEEETRANSEDUC,4932006,3553594JWAKERLY,DIGITALDESIGNPRINCIPLESANDPRACTICES,4THEDNPRENTICEHALL,ENGLEWOODCLIFFS,20055MCILETTI,ADVANCEDDIGITALDESIGNWITHTHEVERILOGHDLPRENTICEHALL,ENGLEWOODCLIFFS,20026DBROOKS,I
19、NTEGRITYISSUESANDPRINTEDCIRCUITBOARDDESIGN,MODERNSEMICONDUCTORDESIGNSERIESPRENTICEHALL,ENGLEWOODCLIFFS,20037IEEESTD13642001,IEEESTANDARDVERILOGHARDWAREDESCRIPTIONLANGUAGE20018LATTICESEMICONDUCTORCORPORATION,ISPXPGAFAMILYDATASHEET,JULY20059HTTP/WWWLATTICESEMICOM/PRODUCTS/DESIGNSOFTWARE/ISPLEVER10LATTICESEMICONDUCTORCORPORATIONHDLSYNTHESISCODINGGUIDELINESFORLATTICESEMICONDUCTORFPGA,TECHNICALNOTETN1008,OCTOBER200511SYNOPSYS,DESIGNWAREIPFAMILYREFERENCEGUIDE,JUNE2006
