基于FPGA的加法器设计(共12页).doc

基于FPGA的加法器设计一、实验目的1.熟悉用Quartus编译Verilog语言的方法。2.掌握用Verilog HDL语言描述加法器的方法。3.利用nios核建立加法器。二、实验原理1.半加器器设计1）半加法器a.b为加数和被加数，s.c为和和进位。(1)半加法器真值表(2)原理图输入（3) 分析功能（用波形仿真来看）(4)VHDL语言编程useieee.std_logic_1164.all; useieee.std_logic_unsigned.all; entityhjfqis port(a,b:instd_logic; s,c:outstd_logic); endhjfq;architecturebehaveofhjfqis begin s=not(axor(notb); c=aandb;