摘 要 本设计为一个可调数字钟，具有时、分、秒计数功能，以24小时循环计数。本设计采用FPGA技术，以硬件描述语言VreilogHDL为系统逻辑描述手段设计文件，在QUARTUS2工具软件环境下，采用自顶向下的设计方法，由各个模块共同构建一个基于CPLD的数字钟。系统芯片采用6块74160实现了60进制（分、秒）、24进制（小时）的编译，由时钟模块、控制模块、计时模块、数据译码模块、显示模块组成。最终经过编译和仿真所涉及的程序，在可编程逻辑器件上下载验证，本系统能够完成时、分、秒的分别显示，可以在程序中直接改变初始值。关键词：数字钟 硬件描述语言VerilogHDL FPGA1.实验目的 本实验主要内容涉及数字逻辑电路的设计、数字电路仿真软件Quartus 以及VHDL设计语言的学习与应用。实验目的在于让实验者掌握数字逻辑电路的设计方法和过程，并且能够熟练准确地设计出具有特定功能的较复杂数字逻辑电路，此外，实验者还应熟练掌握Quartus 软件的设计、仿真以及编译下载的使用方法。2 .课程要求 用Verilo
