先上程序(verilog语言编写)timescale 1ns/1ns / 测试程序module test;reg clk1,rst1,clk2,rst2;reg din1;wire dout1,ddout1;modulator my1(.clk(clk1),.rst(rst1),.din(din1),.dout(dout1);demodulator my2(.clk(clk2),.rst(rst2),.ddin(dout1),.ddout(ddout1);initial begin clk1=0; forever #25 clk1=clk1; endinitialbegin clk2=0; forever #10 clk2=clk2;end initial begin rst1=1; #15 rst1=0; #50 rst1=1; end initial beg
Copyright © 2018-2021 Wenke99.com All rights reserved
工信部备案号:浙ICP备20026746号-2
公安局备案号:浙公网安备33038302330469号
本站为C2C交文档易平台,即用户上传的文档直接卖给下载用户,本站只是网络服务中间平台,所有原创文档下载所得归上传人所有,若您发现上传作品侵犯了您的权利,请立刻联系网站客服并提供证据,平台将在3个工作日内予以改正。