平方根求解算法的Verilog实现(共4页).docx

此平方根求解算法用的是试根法，绝对好用，最后有modelsim仿真图验证哟module sqrt(/端口列表clk,start,over, data,result,remain);/端口定义及数据类型说明input clk;input start;/开始信号，为1时才开始计算，否则等待input wire 9:0 data;/10位数据输入output reg over;/结束信号，计算完成时产生一个时钟周期的高电平 output reg 9:0 result;/接近开平方结果的整数output reg 9:0 remain;/“余数”部分remain=data-result*resultreg 2:0 STATE;/标识状态reg 9:0 M;/中间变量reg 3:0 N;/权的表示 reg 9:0 CMP;/中间变量reg 9:0 X,R;/存中间