1、2014年 9月份考试脉冲电路与数字逻辑第二次作业 一、单项选择题（本大题共 60分，共 30 小题，每小题 2 分） 1. 对于 JK 触发器，若 J=K，则可完成（ ）触发器的逻辑功能。 A. A 基本 R-S B. B 时钟控制 R-S C. C D D. D T 2. 要想对 4位二进制编码的数进行译码，译码器的输出至少是（ ）位。 A. A 14 B. B 15 C. C 16 D. D 17 3. 译码器在正常工作时，输出端可以有（ ）个处于有效输出状态。 A. A 0 B. B 1 C. C 2 D. D 多 个 4. 下列语句可以被逻辑综合的是（ ）。 A. A wait B.
2、 B wait on C. C wait until D. D wati for 5. 某逻辑函数的原函数和反函数（ ）。 A. A 相等 B. B 不相等 C. C 不一定相等 D. D 相反 6. 在结构体中的条件信号代入语句的功能与在进程中的（ ）语句功能相似。 A. A case B. B loop C. C if D. D wait 7. 逻辑表达式 A+BC=（ ）。 A. A AB B. B A+C C. C （ A+B）（ A+C） D. D B+C 8. 下列逻辑电路中，不是组合逻辑电路的是（ ）。 A. A 译码器 B. B 编码器 C. C 全加器 D. D 寄存器 9.
3、 如果某编码器的输入端 14个，那么输出端至少有（ ）个。 A. A 2 B. B 3 C. C 4 D. D 5 10. 一位 8421BCD 码计数器至少需要（ ）个触发器。 A. A 3 B. B 4 C. C 5 D. D 10 11. 用二进制异步计数器从 0做加法，计到十进制数 178，则最少需要（ ）个触发器。 A. A 2 B. B 6 C. C 7 D. D 8 E. E 10 12. n 个变量函数的最小项是（ ）。 A. A n 个变量的积项，它包含全部 n个变量 B. B n 个变量的和项，它包含 n个原变量 C. C 每个变量都以原、反变量的形式出现，且仅出现一次 D
4、. D n 个变量的和项，它不包含全部变量 13. 对于 T 触发器，若原态 Qn=0，欲使新态 Qn+1=1，应使输入 T=( ) A. 0 B. 1 C. Q D. 14. 用反馈移位寄存器产生 11101000 序列，至少需要（ ）个触发器。 A. A 2 B. B 3 C. C 4 D. D 8 15. 只能读出数据，不能更改数据的存储器为（ ）。 A. A RAM B. B ROM C. C PROM D. D EPROM 16. 若已知 XY YZ YZ=XY Z，判断等式（ X+Y）（ Y+Z）（ Y+Z） =（ X+Y） Z成立的最简单方法是依据以下哪种规则（ ）。 A. A
5、代入规则 B. B 对偶规则 C. C 反演规则 D. D 互补规则 17. Moore 型时序电路的输出（ ）。 A. A 仅与当前外输入有关 B. B 仅与电路内部状态有关 C. C 既与外输入也与内 部状态有关 D. D 与外输入和内部状态都无关 18. 十六路数据分配器，其地址输入（选择控制）端有（ ）个。 A. A 4 B. B 8 C. C 16 D. D 2 19. 十六路数据选择器，其地址输入（选择控制输入）端有（ ）个。 A. A 16 个 B. B 2 个 C. C 4 个 D. D 8 个 20. Mealy 型时序电路的输出（ ）。 A. A 只与当前外输入有关 B.
6、B 只与内部状态有关 C. C 与外输入和内部状态都有关 D. D 与外输入和内部状态都无关 21. 假设逻辑变量的个数相同，下 标为 i的最小项和最大项的关系为 ( )。 A. B. C. D. 22. 下列语句中，不属于并行语句的是（ ）。 A. A 进程语句 B. B case 语句 C. C 元件例化语句 D. D whenelse 语句 23. 用 n个触发器设计一个计数器，可得到的最大计数长度（即计数模）为（ ）。 A. N B. 2+n C. n2 D. 2n 24. 对于 J-K触发器，输入 J=0， K=1， CP 脉冲作用后，触发器的次态应为（ ）。 A. A 0 B. B
7、 1 C. C 不定 D. D 翻转 25. 用 PLA 实现组合逻辑时应将函数（ ）；而用 ROM实现组合逻辑时（ ）。 A. A 列出真值表；不对函数作任何化简 B. B 写成最小项之和；必须对函数进行化简 C. C 进行化简；不对函数作任何化简 D. D 写成最大项之积；必须将函数表示成或项 26. 一个四位二进制码减法计数器的起始值为 1001，经过 100个 时钟脉冲作用之后的值为（ ）。 A. A 1100 B. B 0100 C. C 1101 D. D 0101 27. 电路如下图所示，若输入 CP脉冲的频率为 20kHz，则输出 Z的频率为( )。 A. 20kHz B. 1
8、0kHz C. 5kHz D. 40kHz 28. 有 A、 B、 C、 D、 E、 F 六个状态， A和 C、 D和 F、 E和 B、 F和 C分别等价，则全部最大等价类为（ ）。 A. A （ A， C， F）、（ D， F， C）、（ B， E） B. B （ A， C， D， F） C. C （ B， E） D. D （ A， C， D， F）、（ B， E） 29. 有 S1、 S2两个状态，条件（ ）可确定 S1和 S2不等价。 A. A 输出相同 B. B 输出不同 C. C 状态相同 D. D 状态不同 30. 一位全加器（ FA）的输人信号是（ ）；输出信号是（ ）。 A.
9、A Ai， Bi， Ci-1； Si,Ci B. B B、 Ai， Bi， Ci； Si,Ci-1 C. C 1， 1， 1； Si,Ci D. D D、 0， 0， O； Si,Ci-1 二、多项选择题（本大题共 40分，共 10 小题，每小题 4 分） 1. 组合逻辑电路的结构特点，表现为（ ）。 A. A 有记忆功能 B. B 有反馈回路 C. C 不含记忆元件 D. D 无反馈回路 2. 下列是 “ 或与 ” 式的有 ( )。 A. AB+CD B. A(B+D) C. AB D. A+B+D 3. 在 VHDL的并行域中，可以直接书写的语句有（ ）。 A. A 并发信号代入语句 B.
10、 B 进程语句 C. C if 语句 D. D case 语句 4. 构造体的下列描述方式中，使用并行语言实现的描述方式是（ ）。 A. A 行为描述 B. B 数据流描述 C. C 结构描述 D. D 上述所有 5. 在 VHDL中， AB D. 0 10. 在编写 VHDL程序时，会被自动载入的库有（ ）。 A. A IEEE B. B STD C. C WORK D. D 自定义的库 答案： 一、单项选择题（ 60 分，共 30 题，每小题 2 分） 1. D 2. C 3. B 4. C 5. D 6. C 7. C 8. D 9. C 10. B 11. C 12. C 13. B 14. D 15. B 16. B 17. B 18. A 19. C 20. C 21. B 22. B 23. D 24. A 25. C 26. D 27. C 28. D 29. B 30. A 二、多项选择题（ 40 分，共 10 题，每小题 4 分） 1. CD 2. BD 3. AB 4. BC 5. AC 6. AB 7. CD 8. ABCD 9. AC 10. BC
