FPGA电子秒表计时器verilog实验报告(共13页).docx

华中科技大学电子线路设计、测试与实验实验报告实验名称：用EDA技术设计多功能数字钟院（系）：电子信息与通信学院专业班级：姓名：学号：时间：地点：实验成绩：指导教师：2018 年 3 月 27 日一. 实验任务及要求基本要求：电子秒表1)可计时的范围0.00s99.99s（显示用七段数码管，显示小数点）。2)能够暂停，能够在计时结束使用灯光或者声音报警提示。提高要求: PWM波产生器1)可输出占空比按10%递进的PWM波（示波器测量查看）。二.实验条件实验板:Nexys4 DDR实验软件:ISE14.7,ModelSim三.预习要求1. NEXYS 4 DDR开发板说明 。2. 有限状态机。3. 数码管扫描显示。四.实验原理1.电子秒表设计框图模块分析1)分频模块(Divider.v)将系统给定的100MHZ 的频率通过分频模块变成100Hz 的clk(用来计时)和4000Hz的clk_se