FPGA秒表实验报告(共10页).doc

课程设计报告专业班级 课 程 题 目 秒表的设计 学 号 姓 名 同 组 人 成 绩 2013年5月一、设计目的1.进一步熟悉七段码译码器的硬件接口。2.掌握用扫描方法驱动多个数码管硬件接口。3.掌握秒表VHDL的编程方法。二、系统总体设计(1).设计要求：1.秒表共有6个输出显示，分别为百分之一秒、十分之一秒、秒、十秒、分、十分，所以共有6个计数器与之相对应，6个计数器的输出全都为BCD码输出，这样便于和显示译码器的连接。当计时达60分钟后，蜂鸣器鸣响10声。