数字集成电路设计——全加器8页.docx

CMOS数字集成电路设计课程设计报告学 院： 专 业： 班 级：姓 名： 指导老师： 学 号：日 期：2013-6-30一、设计要求本次设计要求实现一个16位的加法器，通过从前端到后端的设计过程，了解数字集成电路设计流程，熟悉Linux系统及其相关软件icfb的使用，加深对数字集成电路前端设计的认识。二、设计思路基本单元选用复杂cmos电路实现的一位全加器，将16个1位全加器级联成一个16位全加器。这种电路的好处是将每前一级的Cin与后一级的Cout直接级联，连接比较方便，电路比较好设计。版图设计也相对较简单，画出一位全加器的版图，多位全加器的版图就迎刃而解。由于采用直接级联，前一级的输出延时要累加到后一级的输入进位中，最后会导致级联越多，延时越多。由于是初次接触icfb，对版图还不是太了解，本次试验采用最简单的直接级联形式。三、电路设计与验证（一）一位全加器的电路设计与验证1、原理图设计图