模块电路提取Verilog模型的方法总结陈锋2018-1-181. 在原理图目录,运行icfb。2. 选Tools - Library Manager 3. 在Library找到要提取的库(一般是项目名称),这里选NV3030A1P_GRAM。在Cell里选要提取的顶层模块,这里选GRAM。View里选schematic,并右击选open4. 在打开的原理图Virtioso Schematic菜单里,选Tools - Simulation - NC-Verilog5. 在设置窗口里,Run Directory手工填入提取Verilog网表的目录名,比如xxx/GRAM_run66. Top Level Design里,点Browser,选择要提取的顶层,我们这里选择与第3步相同的Library、Cell和View。如下图,选好后点Close。7. 点左边“跑步的人”来Initial Design。会看到“三个勾”(Generate Netlist)的图标显示出来了。8. 选Setup - Netlis