用verilog编写16位加法器-乘法器-自动售货机(共19页).docx

Verilog课程实验报告实验1十六位超前进位加法器1.1系统设计要求 用超前进位加法器实现一个有符号位的16位加法器，并且考虑溢出的情况2.1详细设计 根据超前进位加法器的原理Co = G | ( P & Ci ) S = P Ci设计出4位加法器的子模块，然后通过4个4位加法器的相连来得到十六位的加法器。原理如下图所示。溢出用flag=0表示。 3.1程序/-16位超前进位加法器-module cla16(a,b,s,flag); /含有a，b，输出s，进位flag的模块input 15:0 a,b;/输入a，boutput 16:0 s; /输出 soutput reg flag; /进位wire pp4,pp3,pp2,pp1;wire gg4,gg3,gg2,gg1;wire 15:0 Cp;wi