用verilog语言设计四位简单计算器4页.doc

module jsq(clk,keyin,keyout,leda,ledb,num3);inputclk;input3:0keyin;output3:0keyout;reg3:0keyout;output3:0leda;reg3:0leda;output3:0ledb;reg3:0ledb;integer clk_klv;output31:0num3;always (posedge clk)/分频clk_klv=clk_klv+1;reg1:0keyhang=0;/按键扫描reg3:0keynum=0;/最近按键的值regkeyen=0;/按键锁定作用，每次都必须重新按下才有效regkeysign=0;/当前按键的属性，0代表数字，1代表 +-*/=复位reg7:0delay=0;/按键消抖regorder2=0;/作用：延迟一个时钟，keyen